Timing Report

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Design Name top
Device, Speed (SpeedFile Version) XC95288XL, -7 (3.0)
Date Created Thu Mar 08 17:05:36 2007
Created By Timing Report Generator: version I.31
Copyright Copyright (c) 1995-2006 Xilinx, Inc. All rights reserved.

Summary

Notes and Warnings
Note: This design contains no timing constraints.
Note: A default set of constraints using a delay of 0.000ns will be used for analysis.

Performance Summary
Min. Clock Period 9.100 ns.
Max. Clock Frequency (fSYSTEM) 109.890 MHz.
Limited by Cycle Time for CLK_40MHZ
Clock to Setup (tCYC) 9.100 ns.
Pad to Pad Delay (tPD) 11.500 ns.
Setup to Clock at the Pad (tSU) 5.900 ns.
Clock Pad to Output Pad Delay (tCO) 15.500 ns.

Timing Constraints

Constraint Name Requirement (ns) Delay (ns) Paths Paths Failing
TS1000 0.0 0.0 0 0
AUTO_TS_F2F 0.0 9.1 1377 1377
AUTO_TS_P2P 0.0 15.5 65 65
AUTO_TS_P2F 0.0 7.4 86 86
AUTO_TS_F2P 0.0 14.0 158 158


Constraint: TS1000

Description: PERIOD:PERIOD_CLK_40MHZ:0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)


Constraint: AUTO_TS_F2F

Description: MAXDELAY:FROM:FFS(*):TO:FFS(*):0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)
TMODE.Q to chip_comp/Datasig<7>.D 0.000 9.100 -9.100
chip_comp/ACQENnB0Reg<0>.Q to chip_comp/Datasig<0>.D 0.000 9.100 -9.100
chip_comp/ACQENnB0Reg<2>.Q to chip_comp/Datasig<2>.D 0.000 9.100 -9.100


Constraint: AUTO_TS_P2P

Description: MAXDELAY:FROM:PADS(*):TO:PADS(*):0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)
CLK_40MHZ to DATA<0> 0.000 15.500 -15.500
CLK_40MHZ to DATA<10> 0.000 15.500 -15.500
CLK_40MHZ to DATA<11> 0.000 15.500 -15.500


Constraint: AUTO_TS_P2F

Description: MAXDELAY:FROM:PADS(*):TO:FFS(*):0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)
HFn_B<0> to chip_comp/TXREADOUTSTATE_FFd4.D 0.000 7.400 -7.400
HFn_B<1> to chip_comp/TXREADOUTSTATE_FFd4.D 0.000 7.400 -7.400
HFn_B<2> to chip_comp/TXREADOUTSTATE_FFd4.D 0.000 7.400 -7.400


Constraint: AUTO_TS_F2P

Description: MAXDELAY:FROM:FFS(*):TO:PADS(*):0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)
chip_comp/Datasig<0>.Q to DATA<0> 0.000 14.000 -14.000
chip_comp/Datasig<12>.Q to DATA<12> 0.000 14.000 -14.000
chip_comp/Datasig<13>.Q to DATA<13> 0.000 14.000 -14.000



Number of constraints not met: 4

Data Sheet Report

Maximum External Clock Speeds

Clock fEXT (MHz) Reason
CLK_40MHZ 109.890 Limited by Cycle Time for CLK_40MHZ

Setup/Hold Times for Clocks

Setup/Hold Times for Clock CLK_40MHZ
Source Pad Setup to clk (edge) Hold to clk (edge)
CTRL 4.800 0.000
CTRL_OK 4.800 0.000
HFn_B<0> 5.900 0.000
HFn_B<1> 5.900 0.000
HFn_B<2> 5.900 0.000
HFn_B<3> 5.900 0.000
LOCKED 4.800 0.000


Clock to Pad Timing

Clock CLK_40MHZ to Pad
Destination Pad Clock (edge) to Pad
DATA<0> 15.500
DATA<10> 15.500
DATA<11> 15.500
DATA<12> 15.500
DATA<13> 15.500
DATA<14> 15.500
DATA<15> 15.500
DATA<1> 15.500
DATA<2> 15.500
DATA<3> 15.500
DATA<4> 15.500
DATA<5> 15.500
DATA<6> 15.500
DATA<7> 15.500
DATA<8> 15.500
DATA<9> 15.500
RCLK4_B<0> 14.700
RCLK4_B<1> 14.700
RCLK4_B<2> 14.700
RCLK4_B<3> 14.700
ACLK 8.500
ACQENnB0<0> 8.500
ACQENnB0<1> 8.500
ACQENnB0<2> 8.500
ACQENnB0<3> 8.500
ACQENnB1<0> 8.500
ACQENnB1<1> 8.500
ACQENnB1<2> 8.500
ACQENnB1<3> 8.500
ACQENnB2<0> 8.500
ACQENnB2<1> 8.500
ACQENnB2<2> 8.500
ACQENnB2<3> 8.500
ACQENnB3<0> 8.500
ACQENnB3<1> 8.500
ACQENnB3<2> 8.500
ACQENnB3<3> 8.500
ADCRST 8.500
DR0 8.500
DR1 8.500
D_OEn_B<0> 8.500
D_OEn_B<1> 8.500
D_OEn_B<2> 8.500
D_OEn_B<3> 8.500
ENABLEn_B<0> 8.500
ENABLEn_B<1> 8.500
ENABLEn_B<2> 8.500
ENABLEn_B<3> 8.500
PT0 8.500
PT1 8.500
RST4n_B<0> 8.500
RST4n_B<1> 8.500
RST4n_B<2> 8.500
RST4n_B<3> 8.500
RST_TIMERn 8.500
SYNCn 8.500
TCLK 8.500
TMODE 8.500


Clock to Setup Times for Clocks

Clock to Setup for clock CLK_40MHZ
Source Destination Delay
TMODE.Q chip_comp/Datasig<7>.D 9.100
chip_comp/ACQENnB0Reg<0>.Q chip_comp/Datasig<0>.D 9.100
chip_comp/ACQENnB0Reg<2>.Q chip_comp/Datasig<2>.D 9.100
chip_comp/ACQENnB1Reg<0>.Q chip_comp/Datasig<0>.D 9.100
chip_comp/ACQENnB1Reg<1>.Q chip_comp/Datasig<1>.D 9.100
chip_comp/ACQENnB1Reg<2>.Q chip_comp/Datasig<2>.D 9.100
chip_comp/ACQENnB1Reg<3>.Q chip_comp/Datasig<3>.D 9.100
chip_comp/ACQENnB3Reg<0>.Q chip_comp/Datasig<0>.D 9.100
chip_comp/ACQENnB3Reg<1>.Q chip_comp/Datasig<1>.D 9.100
chip_comp/ACQENnB3Reg<2>.Q chip_comp/Datasig<2>.D 9.100
chip_comp/ACQENnB3Reg<3>.Q chip_comp/Datasig<3>.D 9.100
chip_comp/DataPackageTXEn.Q chip_comp/TXREADOUTSTATE_FFd4.D 9.100
chip_comp/Datasig<7>.Q chip_comp/Datasig<7>.D 9.100
chip_comp/GenDataCMD.Q chip_comp/TXREADOUTSTATE_FFd4.D 9.100
chip_comp/LinkStablished.Q chip_comp/Datasig<0>.D 9.100
chip_comp/LinkStablished.Q chip_comp/Datasig<2>.D 9.100
chip_comp/LinkStablished.Q chip_comp/Datasig<6>.D 9.100
chip_comp/LinkStablished.Q chip_comp/Datasig<8>.D 9.100
chip_comp/LinkStablished.Q chip_comp/TXREADOUTSTATE_FFd4.D 9.100
chip_comp/SamplingClock<0>.Q chip_comp/Datasig<7>.D 9.100
chip_comp/SamplingClock<1>.Q chip_comp/Datasig<8>.D 9.100
chip_comp/StatusDataSel<0>.Q chip_comp/Datasig<0>.D 9.100
chip_comp/StatusDataSel<0>.Q chip_comp/Datasig<1>.D 9.100
chip_comp/StatusDataSel<0>.Q chip_comp/Datasig<2>.D 9.100
chip_comp/StatusDataSel<0>.Q chip_comp/Datasig<3>.D 9.100
chip_comp/StatusDataSel<0>.Q chip_comp/Datasig<5>.D 9.100
chip_comp/StatusDataSel<0>.Q chip_comp/Datasig<6>.D 9.100
chip_comp/StatusDataSel<0>.Q chip_comp/Datasig<7>.D 9.100
chip_comp/StatusDataSel<0>.Q chip_comp/Datasig<8>.D 9.100
chip_comp/StatusDataSel<1>.Q chip_comp/Datasig<0>.D 9.100
chip_comp/StatusDataSel<1>.Q chip_comp/Datasig<1>.D 9.100
chip_comp/StatusDataSel<1>.Q chip_comp/Datasig<2>.D 9.100
chip_comp/StatusDataSel<1>.Q chip_comp/Datasig<3>.D 9.100
chip_comp/StatusDataSel<1>.Q chip_comp/Datasig<5>.D 9.100
chip_comp/StatusDataSel<1>.Q chip_comp/Datasig<6>.D 9.100
chip_comp/StatusDataSel<1>.Q chip_comp/Datasig<7>.D 9.100
chip_comp/StatusDataSel<1>.Q chip_comp/Datasig<8>.D 9.100
chip_comp/StatusDataSel<2>.Q chip_comp/Datasig<0>.D 9.100
chip_comp/StatusDataSel<2>.Q chip_comp/Datasig<1>.D 9.100
chip_comp/StatusDataSel<2>.Q chip_comp/Datasig<2>.D 9.100
chip_comp/StatusDataSel<2>.Q chip_comp/Datasig<3>.D 9.100
chip_comp/StatusDataSel<2>.Q chip_comp/Datasig<5>.D 9.100
chip_comp/StatusDataSel<2>.Q chip_comp/Datasig<6>.D 9.100
chip_comp/StatusDataSel<2>.Q chip_comp/Datasig<7>.D 9.100
chip_comp/StatusDataSel<2>.Q chip_comp/Datasig<8>.D 9.100
chip_comp/StatusDataSel<3>.Q chip_comp/Datasig<0>.D 9.100
chip_comp/StatusDataSel<3>.Q chip_comp/Datasig<1>.D 9.100
chip_comp/StatusDataSel<3>.Q chip_comp/Datasig<2>.D 9.100
chip_comp/StatusDataSel<3>.Q chip_comp/Datasig<3>.D 9.100
chip_comp/StatusDataSel<3>.Q chip_comp/Datasig<5>.D 9.100
chip_comp/StatusDataSel<3>.Q chip_comp/Datasig<6>.D 9.100
chip_comp/StatusDataSel<3>.Q chip_comp/Datasig<7>.D 9.100
chip_comp/StatusDataSel<3>.Q chip_comp/Datasig<8>.D 9.100
chip_comp/StatusDataSel<4>.Q chip_comp/Datasig<0>.D 9.100
chip_comp/StatusDataSel<4>.Q chip_comp/Datasig<1>.D 9.100
chip_comp/StatusDataSel<4>.Q chip_comp/Datasig<2>.D 9.100
chip_comp/StatusDataSel<4>.Q chip_comp/Datasig<3>.D 9.100
chip_comp/StatusDataSel<4>.Q chip_comp/Datasig<5>.D 9.100
chip_comp/StatusDataSel<4>.Q chip_comp/Datasig<6>.D 9.100
chip_comp/StatusDataSel<4>.Q chip_comp/Datasig<7>.D 9.100
chip_comp/StatusDataSel<4>.Q chip_comp/Datasig<8>.D 9.100
chip_comp/TXREADOUTSTATE_FFd1.Q chip_comp/Datasig<0>.D 9.100
chip_comp/TXREADOUTSTATE_FFd1.Q chip_comp/Datasig<1>.D 9.100
chip_comp/TXREADOUTSTATE_FFd1.Q chip_comp/Datasig<2>.D 9.100
chip_comp/TXREADOUTSTATE_FFd1.Q chip_comp/Datasig<3>.D 9.100
chip_comp/TXREADOUTSTATE_FFd1.Q chip_comp/Datasig<5>.D 9.100
chip_comp/TXREADOUTSTATE_FFd1.Q chip_comp/Datasig<6>.D 9.100
chip_comp/TXREADOUTSTATE_FFd1.Q chip_comp/Datasig<7>.D 9.100
chip_comp/TXREADOUTSTATE_FFd1.Q chip_comp/Datasig<8>.D 9.100
chip_comp/TXREADOUTSTATE_FFd1.Q chip_comp/TXREADOUTSTATE_FFd4.D 9.100
chip_comp/TXREADOUTSTATE_FFd2.Q chip_comp/Datasig<0>.D 9.100
chip_comp/TXREADOUTSTATE_FFd2.Q chip_comp/Datasig<1>.D 9.100
chip_comp/TXREADOUTSTATE_FFd2.Q chip_comp/Datasig<2>.D 9.100
chip_comp/TXREADOUTSTATE_FFd2.Q chip_comp/Datasig<3>.D 9.100
chip_comp/TXREADOUTSTATE_FFd2.Q chip_comp/Datasig<5>.D 9.100
chip_comp/TXREADOUTSTATE_FFd2.Q chip_comp/Datasig<6>.D 9.100
chip_comp/TXREADOUTSTATE_FFd2.Q chip_comp/Datasig<7>.D 9.100
chip_comp/TXREADOUTSTATE_FFd2.Q chip_comp/Datasig<8>.D 9.100
chip_comp/TXREADOUTSTATE_FFd2.Q chip_comp/TXREADOUTSTATE_FFd4.D 9.100
chip_comp/TXREADOUTSTATE_FFd3.Q chip_comp/Datasig<0>.D 9.100
chip_comp/TXREADOUTSTATE_FFd3.Q chip_comp/Datasig<2>.D 9.100
chip_comp/TXREADOUTSTATE_FFd3.Q chip_comp/Datasig<6>.D 9.100
chip_comp/TXREADOUTSTATE_FFd3.Q chip_comp/Datasig<7>.D 9.100
chip_comp/TXREADOUTSTATE_FFd3.Q chip_comp/Datasig<8>.D 9.100
chip_comp/TXREADOUTSTATE_FFd4.Q chip_comp/Datasig<0>.D 9.100
chip_comp/TXREADOUTSTATE_FFd4.Q chip_comp/Datasig<1>.D 9.100
chip_comp/TXREADOUTSTATE_FFd4.Q chip_comp/Datasig<2>.D 9.100
chip_comp/TXREADOUTSTATE_FFd4.Q chip_comp/Datasig<3>.D 9.100
chip_comp/TXREADOUTSTATE_FFd4.Q chip_comp/Datasig<5>.D 9.100
chip_comp/TXREADOUTSTATE_FFd4.Q chip_comp/Datasig<6>.D 9.100
chip_comp/TXREADOUTSTATE_FFd4.Q chip_comp/Datasig<7>.D 9.100
chip_comp/TXREADOUTSTATE_FFd4.Q chip_comp/Datasig<8>.D 9.100
chip_comp/TXREADOUTSTATE_FFd4.Q chip_comp/TXREADOUTSTATE_FFd4.D 9.100
chip_comp/TimerInterval<1>.Q chip_comp/Datasig<5>.D 9.100
chip_comp/TimerInterval<2>.Q chip_comp/Datasig<6>.D 9.100
DR0.Q chip_comp/Datasig<5>.D 8.800
DR1.Q chip_comp/Datasig<6>.D 8.800
PT0.Q chip_comp/Datasig<8>.D 8.800
PT1.Q chip_comp/Datasig<9>.D 8.800
chip_comp/ACLKCounter<0>.Q chip_comp/ACLKCounter<5>.D 8.800
chip_comp/ACLKCounter<1>.Q chip_comp/ACLKCounter<5>.D 8.800
chip_comp/ACLKCounter<2>.Q chip_comp/ACLKCounter<5>.D 8.800
chip_comp/ACLKCounter<3>.Q chip_comp/ACLKCounter<5>.D 8.800
chip_comp/ACLKCounter<4>.Q chip_comp/ACLKCounter<5>.D 8.800
chip_comp/ACQENnB0Reg<1>.Q chip_comp/Datasig<1>.D 8.800
chip_comp/ACQENnB0Reg<3>.Q chip_comp/Datasig<3>.D 8.800
chip_comp/ACQENnB2Reg<0>.Q ACQENnB2<0>.D 8.800
chip_comp/ACQENnB2Reg<0>.Q chip_comp/Datasig<0>.D 8.800
chip_comp/ACQENnB2Reg<1>.Q chip_comp/Datasig<1>.D 8.800
chip_comp/ACQENnB2Reg<2>.Q chip_comp/Datasig<2>.D 8.800
chip_comp/ACQENnB2Reg<3>.Q chip_comp/Datasig<3>.D 8.800
chip_comp/DataPackageTXEn.Q chip_comp/TXREADOUTSTATE_FFd2.D 8.800
chip_comp/Datasig<11>.Q chip_comp/Datasig<11>.D 8.800
chip_comp/Datasig<13>.Q chip_comp/Datasig<13>.D 8.800
chip_comp/Datasig<1>.Q chip_comp/Datasig<1>.D 8.800
chip_comp/Datasig<3>.Q chip_comp/Datasig<3>.D 8.800
chip_comp/Datasig<4>.Q chip_comp/Datasig<4>.D 8.800
chip_comp/Datasig<5>.Q chip_comp/Datasig<5>.D 8.800
chip_comp/Datasig<6>.Q chip_comp/Datasig<6>.D 8.800
chip_comp/Datasig<8>.Q chip_comp/Datasig<8>.D 8.800
chip_comp/Datasig<9>.Q chip_comp/Datasig<9>.D 8.800
chip_comp/ENABLEn_BReg<0>.Q chip_comp/Datasig<0>.D 8.800
chip_comp/ENABLEn_BReg<1>.Q chip_comp/Datasig<1>.D 8.800
chip_comp/ENABLEn_BReg<2>.Q chip_comp/Datasig<2>.D 8.800
chip_comp/ENABLEn_BReg<3>.Q chip_comp/Datasig<3>.D 8.800
chip_comp/GenDataCMD.Q chip_comp/Datasig<0>.D 8.800
chip_comp/GenDataCMD.Q chip_comp/Datasig<10>.D 8.800
chip_comp/GenDataCMD.Q chip_comp/Datasig<11>.D 8.800
chip_comp/GenDataCMD.Q chip_comp/Datasig<12>.D 8.800
chip_comp/GenDataCMD.Q chip_comp/Datasig<13>.D 8.800
chip_comp/GenDataCMD.Q chip_comp/Datasig<14>.D 8.800
chip_comp/GenDataCMD.Q chip_comp/Datasig<15>.D 8.800
chip_comp/GenDataCMD.Q chip_comp/Datasig<1>.D 8.800
chip_comp/GenDataCMD.Q chip_comp/Datasig<2>.D 8.800
chip_comp/GenDataCMD.Q chip_comp/Datasig<3>.D 8.800
chip_comp/GenDataCMD.Q chip_comp/Datasig<4>.D 8.800
chip_comp/GenDataCMD.Q chip_comp/Datasig<5>.D 8.800
chip_comp/GenDataCMD.Q chip_comp/Datasig<6>.D 8.800
chip_comp/GenDataCMD.Q chip_comp/Datasig<7>.D 8.800
chip_comp/GenDataCMD.Q chip_comp/Datasig<8>.D 8.800
chip_comp/GenDataCMD.Q chip_comp/Datasig<9>.D 8.800
chip_comp/GenDataCMD.Q chip_comp/TXREADOUTSTATE_FFd2.D 8.800
chip_comp/GenDataCMD.Q chip_comp/TXREADOUTSTATE_FFd3.D 8.800
chip_comp/GenDataDonesig.Q chip_comp/TXREADOUTSTATE_FFd4.D 8.800
chip_comp/LinkStablished.Q chip_comp/Datasig<10>.D 8.800
chip_comp/LinkStablished.Q chip_comp/Datasig<11>.D 8.800
chip_comp/LinkStablished.Q chip_comp/Datasig<12>.D 8.800
chip_comp/LinkStablished.Q chip_comp/Datasig<13>.D 8.800
chip_comp/LinkStablished.Q chip_comp/Datasig<14>.D 8.800
chip_comp/LinkStablished.Q chip_comp/Datasig<15>.D 8.800
chip_comp/LinkStablished.Q chip_comp/Datasig<1>.D 8.800
chip_comp/LinkStablished.Q chip_comp/Datasig<3>.D 8.800
chip_comp/LinkStablished.Q chip_comp/Datasig<4>.D 8.800
chip_comp/LinkStablished.Q chip_comp/Datasig<5>.D 8.800
chip_comp/LinkStablished.Q chip_comp/Datasig<7>.D 8.800
chip_comp/LinkStablished.Q chip_comp/Datasig<9>.D 8.800
chip_comp/LinkStablished.Q chip_comp/TXREADOUTSTATE_FFd2.D 8.800
chip_comp/LinkStablished.Q chip_comp/TXREADOUTSTATE_FFd3.D 8.800
chip_comp/RunningFlag.Q ACQENnB2<0>.D 8.800
chip_comp/SamplingClock<0>.Q chip_comp/ACLKCounter<5>.D 8.800
chip_comp/SamplingClock<1>.Q chip_comp/ACLKCounter<5>.D 8.800
chip_comp/StatusDataSel<0>.Q chip_comp/Datasig<10>.D 8.800
chip_comp/StatusDataSel<0>.Q chip_comp/Datasig<4>.D 8.800
chip_comp/StatusDataSel<0>.Q chip_comp/Datasig<9>.D 8.800
chip_comp/StatusDataSel<1>.Q chip_comp/Datasig<11>.D 8.800
chip_comp/StatusDataSel<1>.Q chip_comp/Datasig<4>.D 8.800
chip_comp/StatusDataSel<1>.Q chip_comp/Datasig<9>.D 8.800
chip_comp/StatusDataSel<2>.Q chip_comp/Datasig<12>.D 8.800
chip_comp/StatusDataSel<2>.Q chip_comp/Datasig<4>.D 8.800
chip_comp/StatusDataSel<2>.Q chip_comp/Datasig<9>.D 8.800
chip_comp/StatusDataSel<3>.Q chip_comp/Datasig<13>.D 8.800
chip_comp/StatusDataSel<3>.Q chip_comp/Datasig<4>.D 8.800
chip_comp/StatusDataSel<3>.Q chip_comp/Datasig<9>.D 8.800
chip_comp/StatusDataSel<4>.Q chip_comp/Datasig<14>.D 8.800
chip_comp/StatusDataSel<4>.Q chip_comp/Datasig<4>.D 8.800
chip_comp/StatusDataSel<4>.Q chip_comp/Datasig<9>.D 8.800
chip_comp/TCLKCounter<0>.Q chip_comp/TCLKCounter<5>.D 8.800
chip_comp/TCLKCounter<0>.Q chip_comp/TCLKCounter<6>.D 8.800
chip_comp/TCLKCounter<0>.Q chip_comp/TCLKCounter<7>.D 8.800
chip_comp/TCLKCounter<10>.Q chip_comp/TCLKCounter<3>.D 8.800
chip_comp/TCLKCounter<10>.Q chip_comp/TCLKCounter<4>.D 8.800
chip_comp/TCLKCounter<10>.Q chip_comp/TCLKCounter<5>.D 8.800
chip_comp/TCLKCounter<1>.Q chip_comp/TCLKCounter<5>.D 8.800
chip_comp/TCLKCounter<1>.Q chip_comp/TCLKCounter<6>.D 8.800
chip_comp/TCLKCounter<1>.Q chip_comp/TCLKCounter<7>.D 8.800
chip_comp/TCLKCounter<2>.Q chip_comp/TCLKCounter<5>.D 8.800
chip_comp/TCLKCounter<2>.Q chip_comp/TCLKCounter<6>.D 8.800
chip_comp/TCLKCounter<2>.Q chip_comp/TCLKCounter<7>.D 8.800
chip_comp/TCLKCounter<3>.Q chip_comp/TCLKCounter<3>.D 8.800
chip_comp/TCLKCounter<3>.Q chip_comp/TCLKCounter<5>.D 8.800
chip_comp/TCLKCounter<3>.Q chip_comp/TCLKCounter<6>.D 8.800
chip_comp/TCLKCounter<3>.Q chip_comp/TCLKCounter<7>.D 8.800
chip_comp/TCLKCounter<4>.Q chip_comp/TCLKCounter<3>.D 8.800
chip_comp/TCLKCounter<4>.Q chip_comp/TCLKCounter<4>.D 8.800
chip_comp/TCLKCounter<4>.Q chip_comp/TCLKCounter<5>.D 8.800
chip_comp/TCLKCounter<4>.Q chip_comp/TCLKCounter<6>.D 8.800
chip_comp/TCLKCounter<4>.Q chip_comp/TCLKCounter<7>.D 8.800
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Pad to Pad List

Source Pad Destination Pad Delay
CLK_40MHZ RCLK3 11.500
CLK_40MHZ RCLK4_B<0> 11.500
CLK_40MHZ RCLK4_B<1> 11.500
CLK_40MHZ RCLK4_B<2> 11.500
CLK_40MHZ RCLK4_B<3> 11.500
CLK_40MHZ SYSCLK 11.500
POR RESETn 11.500


Number of paths analyzed: 1686
Number of Timing errors: 1686
Analysis Completed: Thu Mar 08 17:05:41 2007