MDF Database:  version 1.0
MDF_INFO | top | XC95288XL-7-TQ144
MACROCELL | 0 | 16 | ACLKsig
ATTRIBUTES | 4629312 | 0
OUTPUTMC | 3 | 13 | 2 | 9 | 17 | 0 | 15
INPUTS | 17 | chip_comp/ACLKCounter<0>  | chip_comp/ACLKCounter<1>  | chip_comp/ACLKCounter<2>  | chip_comp/ACLKCounter<3>  | chip_comp/ACLKCounter<4>  | chip_comp/ACLKCounter<5>  | chip_comp/ACLKCounter<6>  | chip_comp/ACLKCounter<7>  | chip_comp/ACLKCounter<8>  | chip_comp/TimerInterval<2>  | chip_comp/TimerInterval<0>  | chip_comp/TimerInterval<1>  | chip_comp/TCLKCounter<0>  | chip_comp/TCLKCounter<1>  | chip_comp/TCLKCounter<2>  | chip_comp/TCLKCounter<3>  | chip_comp/TCLKCounter<4>
INPUTMC | 17 | 4 | 12 | 2 | 7 | 2 | 6 | 2 | 15 | 2 | 16 | 2 | 17 | 2 | 13 | 2 | 12 | 2 | 11 | 13 | 1 | 13 | 3 | 2 | 8 | 0 | 0 | 0 | 1 | 0 | 6 | 0 | 8 | 0 | 17
EXPORTS | 1 | 0 | 15
EQ | 13 | 
   ACLK.T = Vcc;
   ACLK.CLK = CLK_40MHZ;	// GCK
   ACLK.AR = POR;	// GSR
   ACLK.CE = !chip_comp/ACLKCounter<0> & 
	!chip_comp/ACLKCounter<1> & !chip_comp/ACLKCounter<2> & 
	!chip_comp/ACLKCounter<3> & !chip_comp/ACLKCounter<4> & 
	!chip_comp/ACLKCounter<5> & !chip_comp/ACLKCounter<6> & 
	!chip_comp/ACLKCounter<7> & !chip_comp/ACLKCounter<8>;
    ACLKsig.EXP  =  !chip_comp/TimerInterval<2> & 
	chip_comp/TimerInterval<0> & chip_comp/TimerInterval<1> & 
	!chip_comp/TCLKCounter<0> & !chip_comp/TCLKCounter<1> & 
	!chip_comp/TCLKCounter<2> & !chip_comp/TCLKCounter<3> & 
	!chip_comp/TCLKCounter<4>
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 0 | 14 | TCLKsig
ATTRIBUTES | 4629312 | 0
OUTPUTMC | 3 | 2 | 3 | 13 | 13 | 0 | 15
INPUTS | 11 | chip_comp/TCLKCounter<0>  | chip_comp/TCLKCounter<1>  | chip_comp/TCLKCounter<2>  | chip_comp/TCLKCounter<3>  | chip_comp/TCLKCounter<4>  | chip_comp/TCLKCounter<5>  | chip_comp/TCLKCounter<6>  | chip_comp/TCLKCounter<7>  | chip_comp/TCLKCounter<8>  | chip_comp/TCLKCounter<9>  | chip_comp/TCLKCounter<10>
INPUTMC | 11 | 0 | 0 | 0 | 1 | 0 | 6 | 0 | 8 | 0 | 17 | 0 | 15 | 0 | 12 | 0 | 10 | 0 | 3 | 0 | 2 | 3 | 4
EXPORTS | 1 | 0 | 15
EQ | 13 | 
   TCLK.T = Vcc;
   TCLK.CLK = CLK_40MHZ;	// GCK
   TCLK.AR = POR;	// GSR
   TCLK.CE = !chip_comp/TCLKCounter<0> & 
	!chip_comp/TCLKCounter<1> & !chip_comp/TCLKCounter<2> & 
	!chip_comp/TCLKCounter<3> & !chip_comp/TCLKCounter<4> & 
	!chip_comp/TCLKCounter<5> & !chip_comp/TCLKCounter<6> & 
	!chip_comp/TCLKCounter<7> & !chip_comp/TCLKCounter<8> & 
	!chip_comp/TCLKCounter<9> & !chip_comp/TCLKCounter<10>;
    TCLKsig.EXP  =  !chip_comp/TCLKCounter<0> & 
	!chip_comp/TCLKCounter<1> & !chip_comp/TCLKCounter<2> & 
	!chip_comp/TCLKCounter<3> & !chip_comp/TCLKCounter<4> & 
	chip_comp/TCLKCounter<10>
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 13 | 2 | ADCRSTsig
ATTRIBUTES | 8819456 | 0
OUTPUTMC | 1 | 13 | 2
INPUTS | 4 | ADCRST  | chip_comp/ADCRestCMD  | ACLK  | chip_comp/ACLKsig_1
INPUTMC | 4 | 13 | 2 | 2 | 5 | 0 | 16 | 9 | 17
EQ | 5 | 
   !ADCRST.D = !ADCRST & !chip_comp/ADCRestCMD
	# ACLK & !chip_comp/ADCRestCMD & 
	!chip_comp/ACLKsig_1;
   ADCRST.CLK = CLK_40MHZ;	// GCK
   ADCRST.AP = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 1 | POR

MACROCELL | 15 | 9 | DR0sig
ATTRIBUTES | 8823616 | 0
OUTPUTMC | 2 | 6 | 5 | 6 | 7
INPUTS | 10 | chip_comp/CommandReceived<0>  | chip_comp/CommandReceived<10>  | chip_comp/CommandReceived<13>  | chip_comp/CommandReceived<14>  | chip_comp/CommandReceived<9>  | chip_comp/CommandReceived<11>  | chip_comp/CommandReceived<12>  | chip_comp/CommandReceived<15>  | chip_comp/CommandReceived<8>  | chip_comp/TXMAINSTATE_FFd1
INPUTMC | 10 | 3 | 17 | 3 | 16 | 3 | 13 | 3 | 12 | 5 | 15 | 3 | 15 | 3 | 14 | 3 | 11 | 5 | 16 | 2 | 2
EQ | 8 | 
   DR0.D = chip_comp/CommandReceived<0>;
   DR0.CLK = CLK_40MHZ;	// GCK
   DR0.AR = POR;	// GSR
   DR0.CE = !chip_comp/CommandReceived<10> & 
	!chip_comp/CommandReceived<13> & !chip_comp/CommandReceived<14> & 
	chip_comp/CommandReceived<9> & chip_comp/CommandReceived<11> & 
	!chip_comp/CommandReceived<12> & !chip_comp/CommandReceived<15> & 
	!chip_comp/CommandReceived<8> & chip_comp/TXMAINSTATE_FFd1;
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 15 | 10 | DR1sig
ATTRIBUTES | 8823616 | 0
OUTPUTMC | 3 | 12 | 3 | 12 | 2 | 12 | 4
INPUTS | 10 | chip_comp/CommandReceived<1>  | chip_comp/CommandReceived<10>  | chip_comp/CommandReceived<13>  | chip_comp/CommandReceived<14>  | chip_comp/CommandReceived<9>  | chip_comp/CommandReceived<11>  | chip_comp/CommandReceived<12>  | chip_comp/CommandReceived<15>  | chip_comp/CommandReceived<8>  | chip_comp/TXMAINSTATE_FFd1
INPUTMC | 10 | 3 | 10 | 3 | 16 | 3 | 13 | 3 | 12 | 5 | 15 | 3 | 15 | 3 | 14 | 3 | 11 | 5 | 16 | 2 | 2
EQ | 8 | 
   DR1.D = chip_comp/CommandReceived<1>;
   DR1.CLK = CLK_40MHZ;	// GCK
   DR1.AR = POR;	// GSR
   DR1.CE = !chip_comp/CommandReceived<10> & 
	!chip_comp/CommandReceived<13> & !chip_comp/CommandReceived<14> & 
	chip_comp/CommandReceived<9> & chip_comp/CommandReceived<11> & 
	!chip_comp/CommandReceived<12> & !chip_comp/CommandReceived<15> & 
	!chip_comp/CommandReceived<8> & chip_comp/TXMAINSTATE_FFd1;
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 15 | 5 | PT0sig
ATTRIBUTES | 8823616 | 0
OUTPUTMC | 3 | 6 | 16 | 6 | 15 | 6 | 17
INPUTS | 10 | chip_comp/CommandReceived<0>  | chip_comp/CommandReceived<10>  | chip_comp/CommandReceived<13>  | chip_comp/CommandReceived<14>  | chip_comp/CommandReceived<9>  | chip_comp/CommandReceived<11>  | chip_comp/CommandReceived<12>  | chip_comp/CommandReceived<15>  | chip_comp/CommandReceived<8>  | chip_comp/TXMAINSTATE_FFd1
INPUTMC | 10 | 3 | 17 | 3 | 16 | 3 | 13 | 3 | 12 | 5 | 15 | 3 | 15 | 3 | 14 | 3 | 11 | 5 | 16 | 2 | 2
EQ | 8 | 
   PT0.D = chip_comp/CommandReceived<0>;
   PT0.CLK = CLK_40MHZ;	// GCK
   PT0.AR = POR;	// GSR
   PT0.CE = !chip_comp/CommandReceived<10> & 
	!chip_comp/CommandReceived<13> & !chip_comp/CommandReceived<14> & 
	chip_comp/CommandReceived<9> & chip_comp/CommandReceived<11> & 
	!chip_comp/CommandReceived<12> & !chip_comp/CommandReceived<15> & 
	chip_comp/CommandReceived<8> & chip_comp/TXMAINSTATE_FFd1;
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 15 | 7 | PT1sig
ATTRIBUTES | 8823616 | 0
OUTPUTMC | 2 | 4 | 1 | 4 | 17
INPUTS | 10 | chip_comp/CommandReceived<1>  | chip_comp/CommandReceived<10>  | chip_comp/CommandReceived<13>  | chip_comp/CommandReceived<14>  | chip_comp/CommandReceived<9>  | chip_comp/CommandReceived<11>  | chip_comp/CommandReceived<12>  | chip_comp/CommandReceived<15>  | chip_comp/CommandReceived<8>  | chip_comp/TXMAINSTATE_FFd1
INPUTMC | 10 | 3 | 10 | 3 | 16 | 3 | 13 | 3 | 12 | 5 | 15 | 3 | 15 | 3 | 14 | 3 | 11 | 5 | 16 | 2 | 2
EQ | 8 | 
   PT1.D = chip_comp/CommandReceived<1>;
   PT1.CLK = CLK_40MHZ;	// GCK
   PT1.AR = POR;	// GSR
   PT1.CE = !chip_comp/CommandReceived<10> & 
	!chip_comp/CommandReceived<13> & !chip_comp/CommandReceived<14> & 
	chip_comp/CommandReceived<9> & chip_comp/CommandReceived<11> & 
	!chip_comp/CommandReceived<12> & !chip_comp/CommandReceived<15> & 
	chip_comp/CommandReceived<8> & chip_comp/TXMAINSTATE_FFd1;
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 15 | 11 | TMODEsig
ATTRIBUTES | 8823616 | 0
OUTPUTMC | 3 | 6 | 9 | 6 | 8 | 6 | 11
INPUTS | 10 | chip_comp/CommandReceived<0>  | chip_comp/CommandReceived<10>  | chip_comp/CommandReceived<13>  | chip_comp/CommandReceived<14>  | chip_comp/CommandReceived<9>  | chip_comp/CommandReceived<11>  | chip_comp/CommandReceived<12>  | chip_comp/CommandReceived<15>  | chip_comp/CommandReceived<8>  | chip_comp/TXMAINSTATE_FFd1
INPUTMC | 10 | 3 | 17 | 3 | 16 | 3 | 13 | 3 | 12 | 5 | 15 | 3 | 15 | 3 | 14 | 3 | 11 | 5 | 16 | 2 | 2
EQ | 8 | 
   TMODE.D = chip_comp/CommandReceived<0>;
   TMODE.CLK = CLK_40MHZ;	// GCK
   TMODE.AR = POR;	// GSR
   TMODE.CE = chip_comp/CommandReceived<10> & 
	!chip_comp/CommandReceived<13> & !chip_comp/CommandReceived<14> & 
	!chip_comp/CommandReceived<9> & chip_comp/CommandReceived<11> & 
	!chip_comp/CommandReceived<12> & !chip_comp/CommandReceived<15> & 
	chip_comp/CommandReceived<8> & chip_comp/TXMAINSTATE_FFd1;
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 13 | 17 | chip_comp/RunningFlag
ATTRIBUTES | 4367168 | 0
OUTPUTMC | 41 | 13 | 17 | 15 | 17 | 15 | 16 | 15 | 15 | 1 | 17 | 15 | 14 | 15 | 13 | 15 | 12 | 1 | 15 | 15 | 8 | 15 | 6 | 15 | 4 | 1 | 12 | 15 | 3 | 15 | 2 | 13 | 16 | 13 | 15 | 15 | 1 | 15 | 0 | 13 | 12 | 13 | 11 | 0 | 11 | 0 | 4 | 1 | 11 | 1 | 4 | 2 | 14 | 0 | 5 | 1 | 13 | 1 | 5 | 14 | 11 | 0 | 7 | 1 | 14 | 1 | 7 | 4 | 4 | 0 | 9 | 1 | 16 | 1 | 9 | 14 | 16 | 14 | 14 | 14 | 13 | 4 | 2
INPUTS | 10 | chip_comp/RunningFlag  | chip_comp/CommandReceived<10>  | chip_comp/CommandReceived<13>  | chip_comp/CommandReceived<14>  | chip_comp/CommandReceived<9>  | chip_comp/CommandReceived<11>  | chip_comp/CommandReceived<12>  | chip_comp/CommandReceived<15>  | chip_comp/CommandReceived<8>  | chip_comp/TXMAINSTATE_FFd1
INPUTMC | 10 | 13 | 17 | 3 | 16 | 3 | 13 | 3 | 12 | 5 | 15 | 3 | 15 | 3 | 14 | 3 | 11 | 5 | 16 | 2 | 2
EQ | 13 | 
   chip_comp/RunningFlag.T = chip_comp/RunningFlag & 
	!chip_comp/CommandReceived<10> & !chip_comp/CommandReceived<13> & 
	!chip_comp/CommandReceived<14> & chip_comp/CommandReceived<9> & 
	!chip_comp/CommandReceived<11> & !chip_comp/CommandReceived<12> & 
	!chip_comp/CommandReceived<15> & chip_comp/CommandReceived<8>
	# !chip_comp/RunningFlag & 
	!chip_comp/CommandReceived<10> & !chip_comp/CommandReceived<13> & 
	!chip_comp/CommandReceived<14> & chip_comp/CommandReceived<9> & 
	!chip_comp/CommandReceived<11> & !chip_comp/CommandReceived<12> & 
	!chip_comp/CommandReceived<15> & !chip_comp/CommandReceived<8>;
   chip_comp/RunningFlag.CLK = CLK_40MHZ;	// GCK
   chip_comp/RunningFlag.AR = POR;	// GSR
   chip_comp/RunningFlag.CE = chip_comp/TXMAINSTATE_FFd1;
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 13 | 1 | chip_comp/TimerInterval<2>
ATTRIBUTES | 8561472 | 0
OUTPUTMC | 15 | 0 | 0 | 0 | 1 | 0 | 6 | 0 | 8 | 0 | 16 | 0 | 13 | 0 | 11 | 0 | 10 | 0 | 3 | 0 | 2 | 0 | 9 | 3 | 4 | 0 | 7 | 12 | 4 | 12 | 5
INPUTS | 10 | chip_comp/CommandReceived<2>  | chip_comp/CommandReceived<10>  | chip_comp/CommandReceived<13>  | chip_comp/CommandReceived<14>  | chip_comp/CommandReceived<9>  | chip_comp/CommandReceived<11>  | chip_comp/CommandReceived<12>  | chip_comp/CommandReceived<15>  | chip_comp/CommandReceived<8>  | chip_comp/TXMAINSTATE_FFd1
INPUTMC | 10 | 3 | 9 | 3 | 16 | 3 | 13 | 3 | 12 | 5 | 15 | 3 | 15 | 3 | 14 | 3 | 11 | 5 | 16 | 2 | 2
EQ | 8 | 
   chip_comp/TimerInterval<2>.D = chip_comp/CommandReceived<2>;
   chip_comp/TimerInterval<2>.CLK = CLK_40MHZ;	// GCK
   chip_comp/TimerInterval<2>.AR = POR;	// GSR
   chip_comp/TimerInterval<2>.CE = chip_comp/CommandReceived<10> & 
	!chip_comp/CommandReceived<13> & !chip_comp/CommandReceived<14> & 
	chip_comp/CommandReceived<9> & !chip_comp/CommandReceived<11> & 
	!chip_comp/CommandReceived<12> & !chip_comp/CommandReceived<15> & 
	chip_comp/CommandReceived<8> & chip_comp/TXMAINSTATE_FFd1;
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 2 | 9 | chip_comp/StatusDataSel<1>
ATTRIBUTES | 8561472 | 0
OUTPUTMC | 21 | 6 | 4 | 6 | 8 | 10 | 4 | 8 | 14 | 12 | 13 | 12 | 10 | 10 | 2 | 12 | 2 | 6 | 15 | 6 | 17 | 4 | 1 | 6 | 7 | 6 | 11 | 6 | 14 | 10 | 1 | 10 | 15 | 10 | 16 | 12 | 0 | 12 | 1 | 12 | 4 | 12 | 5
INPUTS | 10 | chip_comp/CommandReceived<1>  | chip_comp/CommandReceived<10>  | chip_comp/CommandReceived<13>  | chip_comp/CommandReceived<14>  | chip_comp/CommandReceived<9>  | chip_comp/CommandReceived<11>  | chip_comp/CommandReceived<12>  | chip_comp/CommandReceived<15>  | chip_comp/CommandReceived<8>  | chip_comp/TXMAINSTATE_FFd1
INPUTMC | 10 | 3 | 10 | 3 | 16 | 3 | 13 | 3 | 12 | 5 | 15 | 3 | 15 | 3 | 14 | 3 | 11 | 5 | 16 | 2 | 2
EQ | 8 | 
   chip_comp/StatusDataSel<1>.D = chip_comp/CommandReceived<1>;
   chip_comp/StatusDataSel<1>.CLK = CLK_40MHZ;	// GCK
   chip_comp/StatusDataSel<1>.AR = POR;	// GSR
   chip_comp/StatusDataSel<1>.CE = chip_comp/CommandReceived<10> & 
	!chip_comp/CommandReceived<13> & !chip_comp/CommandReceived<14> & 
	!chip_comp/CommandReceived<9> & chip_comp/CommandReceived<11> & 
	!chip_comp/CommandReceived<12> & !chip_comp/CommandReceived<15> & 
	!chip_comp/CommandReceived<8> & chip_comp/TXMAINSTATE_FFd1;
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 13 | 3 | chip_comp/TimerInterval<0>
ATTRIBUTES | 8557376 | 0
OUTPUTMC | 13 | 0 | 0 | 0 | 1 | 0 | 6 | 0 | 8 | 0 | 17 | 0 | 13 | 0 | 11 | 0 | 10 | 0 | 3 | 0 | 2 | 0 | 16 | 3 | 4 | 10 | 4
INPUTS | 10 | chip_comp/CommandReceived<0>  | chip_comp/CommandReceived<10>  | chip_comp/CommandReceived<13>  | chip_comp/CommandReceived<14>  | chip_comp/CommandReceived<9>  | chip_comp/CommandReceived<11>  | chip_comp/CommandReceived<12>  | chip_comp/CommandReceived<15>  | chip_comp/CommandReceived<8>  | chip_comp/TXMAINSTATE_FFd1
INPUTMC | 10 | 3 | 17 | 3 | 16 | 3 | 13 | 3 | 12 | 5 | 15 | 3 | 15 | 3 | 14 | 3 | 11 | 5 | 16 | 2 | 2
EQ | 8 | 
   chip_comp/TimerInterval<0>.D = chip_comp/CommandReceived<0>;
   chip_comp/TimerInterval<0>.CLK = CLK_40MHZ;	// GCK
   chip_comp/TimerInterval<0>.AP = POR;	// GSR
   chip_comp/TimerInterval<0>.CE = chip_comp/CommandReceived<10> & 
	!chip_comp/CommandReceived<13> & !chip_comp/CommandReceived<14> & 
	chip_comp/CommandReceived<9> & !chip_comp/CommandReceived<11> & 
	!chip_comp/CommandReceived<12> & !chip_comp/CommandReceived<15> & 
	chip_comp/CommandReceived<8> & chip_comp/TXMAINSTATE_FFd1;
GLOBALS | 2 | 2 | CLK_40MHZ | 1 | POR

MACROCELL | 2 | 8 | chip_comp/TimerInterval<1>
ATTRIBUTES | 8561472 | 0
OUTPUTMC | 13 | 6 | 4 | 0 | 0 | 0 | 1 | 0 | 6 | 0 | 8 | 0 | 16 | 0 | 13 | 0 | 11 | 0 | 9 | 0 | 3 | 0 | 2 | 3 | 4 | 0 | 7
INPUTS | 10 | chip_comp/CommandReceived<1>  | chip_comp/CommandReceived<10>  | chip_comp/CommandReceived<13>  | chip_comp/CommandReceived<14>  | chip_comp/CommandReceived<9>  | chip_comp/CommandReceived<11>  | chip_comp/CommandReceived<12>  | chip_comp/CommandReceived<15>  | chip_comp/CommandReceived<8>  | chip_comp/TXMAINSTATE_FFd1
INPUTMC | 10 | 3 | 10 | 3 | 16 | 3 | 13 | 3 | 12 | 5 | 15 | 3 | 15 | 3 | 14 | 3 | 11 | 5 | 16 | 2 | 2
EQ | 8 | 
   chip_comp/TimerInterval<1>.D = chip_comp/CommandReceived<1>;
   chip_comp/TimerInterval<1>.CLK = CLK_40MHZ;	// GCK
   chip_comp/TimerInterval<1>.AR = POR;	// GSR
   chip_comp/TimerInterval<1>.CE = chip_comp/CommandReceived<10> & 
	!chip_comp/CommandReceived<13> & !chip_comp/CommandReceived<14> & 
	chip_comp/CommandReceived<9> & !chip_comp/CommandReceived<11> & 
	!chip_comp/CommandReceived<12> & !chip_comp/CommandReceived<15> & 
	chip_comp/CommandReceived<8> & chip_comp/TXMAINSTATE_FFd1;
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 3 | 16 | chip_comp/CommandReceived<10>
ATTRIBUTES | 8561472 | 0
OUTPUTMC | 39 | 15 | 9 | 15 | 10 | 15 | 5 | 15 | 7 | 15 | 11 | 13 | 17 | 13 | 1 | 2 | 9 | 13 | 3 | 2 | 8 | 13 | 7 | 2 | 10 | 13 | 8 | 13 | 6 | 13 | 5 | 13 | 4 | 15 | 17 | 15 | 16 | 15 | 15 | 1 | 17 | 15 | 14 | 15 | 13 | 15 | 12 | 1 | 15 | 15 | 8 | 15 | 6 | 15 | 4 | 1 | 12 | 15 | 3 | 15 | 2 | 13 | 16 | 13 | 15 | 13 | 14 | 15 | 1 | 15 | 0 | 13 | 12 | 13 | 11 | 13 | 9 | 13 | 0
INPUTS | 5 | chip_comp/ReceiveCommandComp/sr<15>  | chip_comp/ReceiveCommandComp/sr<1>  | chip_comp/ReceiveCommandComp/sr<2>  | chip_comp/ReceiveCommandComp/sr<3>  | chip_comp/ReceiveCommandComp/sr<4>
INPUTMC | 5 | 5 | 7 | 5 | 2 | 5 | 1 | 5 | 0 | 9 | 12
EQ | 6 | 
   chip_comp/CommandReceived<10>.D = chip_comp/ReceiveCommandComp/sr<15>;
   chip_comp/CommandReceived<10>.CLK = CLK_40MHZ;	// GCK
   chip_comp/CommandReceived<10>.AR = POR;	// GSR
   chip_comp/CommandReceived<10>.CE = chip_comp/ReceiveCommandComp/sr<1> & 
	chip_comp/ReceiveCommandComp/sr<2> & !chip_comp/ReceiveCommandComp/sr<3> & 
	chip_comp/ReceiveCommandComp/sr<4>;
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 3 | 13 | chip_comp/CommandReceived<13>
ATTRIBUTES | 8561472 | 0
OUTPUTMC | 39 | 15 | 9 | 15 | 10 | 15 | 5 | 15 | 7 | 15 | 11 | 13 | 17 | 13 | 1 | 2 | 9 | 13 | 3 | 2 | 8 | 13 | 7 | 2 | 10 | 13 | 8 | 13 | 6 | 13 | 5 | 13 | 4 | 15 | 17 | 15 | 16 | 15 | 15 | 1 | 17 | 15 | 14 | 15 | 13 | 15 | 12 | 1 | 15 | 15 | 8 | 15 | 6 | 15 | 4 | 1 | 12 | 15 | 3 | 15 | 2 | 13 | 16 | 13 | 15 | 13 | 14 | 15 | 1 | 15 | 0 | 13 | 12 | 13 | 11 | 13 | 9 | 13 | 0
INPUTS | 5 | chip_comp/ReceiveCommandComp/sr<18>  | chip_comp/ReceiveCommandComp/sr<1>  | chip_comp/ReceiveCommandComp/sr<2>  | chip_comp/ReceiveCommandComp/sr<3>  | chip_comp/ReceiveCommandComp/sr<4>
INPUTMC | 5 | 5 | 4 | 5 | 2 | 5 | 1 | 5 | 0 | 9 | 12
EQ | 6 | 
   chip_comp/CommandReceived<13>.D = chip_comp/ReceiveCommandComp/sr<18>;
   chip_comp/CommandReceived<13>.CLK = CLK_40MHZ;	// GCK
   chip_comp/CommandReceived<13>.AR = POR;	// GSR
   chip_comp/CommandReceived<13>.CE = chip_comp/ReceiveCommandComp/sr<1> & 
	chip_comp/ReceiveCommandComp/sr<2> & !chip_comp/ReceiveCommandComp/sr<3> & 
	chip_comp/ReceiveCommandComp/sr<4>;
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 3 | 12 | chip_comp/CommandReceived<14>
ATTRIBUTES | 8561472 | 0
OUTPUTMC | 39 | 15 | 9 | 15 | 10 | 15 | 5 | 15 | 7 | 15 | 11 | 13 | 17 | 13 | 1 | 2 | 9 | 13 | 3 | 2 | 8 | 13 | 7 | 2 | 10 | 13 | 8 | 13 | 6 | 13 | 5 | 13 | 4 | 15 | 17 | 15 | 16 | 15 | 15 | 1 | 17 | 15 | 14 | 15 | 13 | 15 | 12 | 1 | 15 | 15 | 8 | 15 | 6 | 15 | 4 | 1 | 12 | 15 | 3 | 15 | 2 | 13 | 16 | 13 | 15 | 13 | 14 | 15 | 1 | 15 | 0 | 13 | 12 | 13 | 11 | 13 | 9 | 13 | 0
INPUTS | 5 | chip_comp/ReceiveCommandComp/sr<19>  | chip_comp/ReceiveCommandComp/sr<1>  | chip_comp/ReceiveCommandComp/sr<2>  | chip_comp/ReceiveCommandComp/sr<3>  | chip_comp/ReceiveCommandComp/sr<4>
INPUTMC | 5 | 5 | 3 | 5 | 2 | 5 | 1 | 5 | 0 | 9 | 12
EQ | 6 | 
   chip_comp/CommandReceived<14>.D = chip_comp/ReceiveCommandComp/sr<19>;
   chip_comp/CommandReceived<14>.CLK = CLK_40MHZ;	// GCK
   chip_comp/CommandReceived<14>.AR = POR;	// GSR
   chip_comp/CommandReceived<14>.CE = chip_comp/ReceiveCommandComp/sr<1> & 
	chip_comp/ReceiveCommandComp/sr<2> & !chip_comp/ReceiveCommandComp/sr<3> & 
	chip_comp/ReceiveCommandComp/sr<4>;
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 5 | 15 | chip_comp/CommandReceived<9>
ATTRIBUTES | 8561472 | 0
OUTPUTMC | 39 | 15 | 9 | 15 | 10 | 15 | 5 | 15 | 7 | 15 | 11 | 13 | 17 | 13 | 1 | 2 | 9 | 13 | 3 | 2 | 8 | 13 | 7 | 2 | 10 | 13 | 8 | 13 | 6 | 13 | 5 | 13 | 4 | 15 | 17 | 15 | 16 | 15 | 15 | 1 | 17 | 15 | 14 | 15 | 13 | 15 | 12 | 1 | 15 | 15 | 8 | 15 | 6 | 15 | 4 | 1 | 12 | 15 | 3 | 15 | 2 | 13 | 16 | 13 | 15 | 13 | 14 | 15 | 1 | 15 | 0 | 13 | 12 | 13 | 11 | 13 | 9 | 13 | 0
INPUTS | 5 | chip_comp/ReceiveCommandComp/sr<14>  | chip_comp/ReceiveCommandComp/sr<1>  | chip_comp/ReceiveCommandComp/sr<2>  | chip_comp/ReceiveCommandComp/sr<3>  | chip_comp/ReceiveCommandComp/sr<4>
INPUTMC | 5 | 5 | 8 | 5 | 2 | 5 | 1 | 5 | 0 | 9 | 12
EQ | 6 | 
   chip_comp/CommandReceived<9>.D = chip_comp/ReceiveCommandComp/sr<14>;
   chip_comp/CommandReceived<9>.CLK = CLK_40MHZ;	// GCK
   chip_comp/CommandReceived<9>.AR = POR;	// GSR
   chip_comp/CommandReceived<9>.CE = chip_comp/ReceiveCommandComp/sr<1> & 
	chip_comp/ReceiveCommandComp/sr<2> & !chip_comp/ReceiveCommandComp/sr<3> & 
	chip_comp/ReceiveCommandComp/sr<4>;
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 3 | 15 | chip_comp/CommandReceived<11>
ATTRIBUTES | 8561472 | 0
OUTPUTMC | 39 | 15 | 9 | 15 | 10 | 15 | 5 | 15 | 7 | 15 | 11 | 13 | 17 | 13 | 1 | 2 | 9 | 13 | 3 | 2 | 8 | 13 | 7 | 2 | 10 | 13 | 8 | 13 | 6 | 13 | 5 | 13 | 4 | 15 | 17 | 15 | 16 | 15 | 15 | 1 | 17 | 15 | 14 | 15 | 13 | 15 | 12 | 1 | 15 | 15 | 8 | 15 | 6 | 15 | 4 | 1 | 12 | 15 | 3 | 15 | 2 | 13 | 16 | 13 | 15 | 13 | 14 | 15 | 1 | 15 | 0 | 13 | 12 | 13 | 11 | 13 | 9 | 13 | 0
INPUTS | 5 | chip_comp/ReceiveCommandComp/sr<16>  | chip_comp/ReceiveCommandComp/sr<1>  | chip_comp/ReceiveCommandComp/sr<2>  | chip_comp/ReceiveCommandComp/sr<3>  | chip_comp/ReceiveCommandComp/sr<4>
INPUTMC | 5 | 5 | 6 | 5 | 2 | 5 | 1 | 5 | 0 | 9 | 12
EQ | 6 | 
   chip_comp/CommandReceived<11>.D = chip_comp/ReceiveCommandComp/sr<16>;
   chip_comp/CommandReceived<11>.CLK = CLK_40MHZ;	// GCK
   chip_comp/CommandReceived<11>.AR = POR;	// GSR
   chip_comp/CommandReceived<11>.CE = chip_comp/ReceiveCommandComp/sr<1> & 
	chip_comp/ReceiveCommandComp/sr<2> & !chip_comp/ReceiveCommandComp/sr<3> & 
	chip_comp/ReceiveCommandComp/sr<4>;
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 3 | 14 | chip_comp/CommandReceived<12>
ATTRIBUTES | 8561472 | 0
OUTPUTMC | 39 | 15 | 9 | 15 | 10 | 15 | 5 | 15 | 7 | 15 | 11 | 13 | 17 | 13 | 1 | 2 | 9 | 13 | 3 | 2 | 8 | 13 | 7 | 2 | 10 | 13 | 8 | 13 | 6 | 13 | 5 | 13 | 4 | 15 | 17 | 15 | 16 | 15 | 15 | 1 | 17 | 15 | 14 | 15 | 13 | 15 | 12 | 1 | 15 | 15 | 8 | 15 | 6 | 15 | 4 | 1 | 12 | 15 | 3 | 15 | 2 | 13 | 16 | 13 | 15 | 13 | 14 | 15 | 1 | 15 | 0 | 13 | 12 | 13 | 11 | 13 | 9 | 13 | 0
INPUTS | 5 | chip_comp/ReceiveCommandComp/sr<17>  | chip_comp/ReceiveCommandComp/sr<1>  | chip_comp/ReceiveCommandComp/sr<2>  | chip_comp/ReceiveCommandComp/sr<3>  | chip_comp/ReceiveCommandComp/sr<4>
INPUTMC | 5 | 5 | 5 | 5 | 2 | 5 | 1 | 5 | 0 | 9 | 12
EQ | 6 | 
   chip_comp/CommandReceived<12>.D = chip_comp/ReceiveCommandComp/sr<17>;
   chip_comp/CommandReceived<12>.CLK = CLK_40MHZ;	// GCK
   chip_comp/CommandReceived<12>.AR = POR;	// GSR
   chip_comp/CommandReceived<12>.CE = chip_comp/ReceiveCommandComp/sr<1> & 
	chip_comp/ReceiveCommandComp/sr<2> & !chip_comp/ReceiveCommandComp/sr<3> & 
	chip_comp/ReceiveCommandComp/sr<4>;
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 3 | 11 | chip_comp/CommandReceived<15>
ATTRIBUTES | 8561472 | 0
OUTPUTMC | 39 | 15 | 9 | 15 | 10 | 15 | 5 | 15 | 7 | 15 | 11 | 13 | 17 | 13 | 1 | 2 | 9 | 13 | 3 | 2 | 8 | 13 | 7 | 2 | 10 | 13 | 8 | 13 | 6 | 13 | 5 | 13 | 4 | 15 | 17 | 15 | 16 | 15 | 15 | 1 | 17 | 15 | 14 | 15 | 13 | 15 | 12 | 1 | 15 | 15 | 8 | 15 | 6 | 15 | 4 | 1 | 12 | 15 | 3 | 15 | 2 | 13 | 16 | 13 | 15 | 13 | 14 | 15 | 1 | 15 | 0 | 13 | 12 | 13 | 11 | 13 | 9 | 13 | 0
INPUTS | 5 | chip_comp/ReceiveCommandComp/sr<20>  | chip_comp/ReceiveCommandComp/sr<1>  | chip_comp/ReceiveCommandComp/sr<2>  | chip_comp/ReceiveCommandComp/sr<3>  | chip_comp/ReceiveCommandComp/sr<4>
INPUTMC | 5 | 9 | 14 | 5 | 2 | 5 | 1 | 5 | 0 | 9 | 12
EQ | 6 | 
   chip_comp/CommandReceived<15>.D = chip_comp/ReceiveCommandComp/sr<20>;
   chip_comp/CommandReceived<15>.CLK = CLK_40MHZ;	// GCK
   chip_comp/CommandReceived<15>.AR = POR;	// GSR
   chip_comp/CommandReceived<15>.CE = chip_comp/ReceiveCommandComp/sr<1> & 
	chip_comp/ReceiveCommandComp/sr<2> & !chip_comp/ReceiveCommandComp/sr<3> & 
	chip_comp/ReceiveCommandComp/sr<4>;
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 5 | 16 | chip_comp/CommandReceived<8>
ATTRIBUTES | 8561472 | 0
OUTPUTMC | 39 | 15 | 9 | 15 | 10 | 15 | 5 | 15 | 7 | 15 | 11 | 13 | 17 | 13 | 1 | 2 | 9 | 13 | 3 | 2 | 8 | 13 | 7 | 2 | 10 | 13 | 8 | 13 | 6 | 13 | 5 | 13 | 4 | 15 | 17 | 15 | 16 | 15 | 15 | 1 | 17 | 15 | 14 | 15 | 13 | 15 | 12 | 1 | 15 | 15 | 8 | 15 | 6 | 15 | 4 | 1 | 12 | 15 | 3 | 15 | 2 | 13 | 16 | 13 | 15 | 13 | 14 | 15 | 1 | 15 | 0 | 13 | 12 | 13 | 11 | 13 | 9 | 13 | 0
INPUTS | 5 | chip_comp/ReceiveCommandComp/sr<13>  | chip_comp/ReceiveCommandComp/sr<1>  | chip_comp/ReceiveCommandComp/sr<2>  | chip_comp/ReceiveCommandComp/sr<3>  | chip_comp/ReceiveCommandComp/sr<4>
INPUTMC | 5 | 5 | 9 | 5 | 2 | 5 | 1 | 5 | 0 | 9 | 12
EQ | 6 | 
   chip_comp/CommandReceived<8>.D = chip_comp/ReceiveCommandComp/sr<13>;
   chip_comp/CommandReceived<8>.CLK = CLK_40MHZ;	// GCK
   chip_comp/CommandReceived<8>.AR = POR;	// GSR
   chip_comp/CommandReceived<8>.CE = chip_comp/ReceiveCommandComp/sr<1> & 
	chip_comp/ReceiveCommandComp/sr<2> & !chip_comp/ReceiveCommandComp/sr<3> & 
	chip_comp/ReceiveCommandComp/sr<4>;
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 3 | 17 | chip_comp/CommandReceived<0>
ATTRIBUTES | 8561472 | 0
OUTPUTMC | 12 | 15 | 9 | 15 | 5 | 15 | 11 | 13 | 3 | 13 | 7 | 13 | 8 | 15 | 17 | 15 | 14 | 15 | 8 | 15 | 3 | 13 | 14 | 15 | 1
INPUTS | 5 | chip_comp/ReceiveCommandComp/sr<5>  | chip_comp/ReceiveCommandComp/sr<1>  | chip_comp/ReceiveCommandComp/sr<2>  | chip_comp/ReceiveCommandComp/sr<3>  | chip_comp/ReceiveCommandComp/sr<4>
INPUTMC | 5 | 9 | 8 | 5 | 2 | 5 | 1 | 5 | 0 | 9 | 12
EQ | 6 | 
   chip_comp/CommandReceived<0>.D = chip_comp/ReceiveCommandComp/sr<5>;
   chip_comp/CommandReceived<0>.CLK = CLK_40MHZ;	// GCK
   chip_comp/CommandReceived<0>.AR = POR;	// GSR
   chip_comp/CommandReceived<0>.CE = chip_comp/ReceiveCommandComp/sr<1> & 
	chip_comp/ReceiveCommandComp/sr<2> & !chip_comp/ReceiveCommandComp/sr<3> & 
	chip_comp/ReceiveCommandComp/sr<4>;
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 13 | 7 | chip_comp/StatusDataSel<0>
ATTRIBUTES | 8561472 | 0
OUTPUTMC | 20 | 6 | 4 | 6 | 8 | 10 | 4 | 12 | 13 | 12 | 10 | 10 | 2 | 12 | 2 | 6 | 15 | 6 | 17 | 6 | 0 | 4 | 1 | 6 | 7 | 6 | 14 | 10 | 1 | 10 | 15 | 10 | 16 | 12 | 0 | 12 | 1 | 12 | 4 | 12 | 5
INPUTS | 10 | chip_comp/CommandReceived<0>  | chip_comp/CommandReceived<10>  | chip_comp/CommandReceived<13>  | chip_comp/CommandReceived<14>  | chip_comp/CommandReceived<9>  | chip_comp/CommandReceived<11>  | chip_comp/CommandReceived<12>  | chip_comp/CommandReceived<15>  | chip_comp/CommandReceived<8>  | chip_comp/TXMAINSTATE_FFd1
INPUTMC | 10 | 3 | 17 | 3 | 16 | 3 | 13 | 3 | 12 | 5 | 15 | 3 | 15 | 3 | 14 | 3 | 11 | 5 | 16 | 2 | 2
EQ | 8 | 
   chip_comp/StatusDataSel<0>.D = chip_comp/CommandReceived<0>;
   chip_comp/StatusDataSel<0>.CLK = CLK_40MHZ;	// GCK
   chip_comp/StatusDataSel<0>.AR = POR;	// GSR
   chip_comp/StatusDataSel<0>.CE = chip_comp/CommandReceived<10> & 
	!chip_comp/CommandReceived<13> & !chip_comp/CommandReceived<14> & 
	!chip_comp/CommandReceived<9> & chip_comp/CommandReceived<11> & 
	!chip_comp/CommandReceived<12> & !chip_comp/CommandReceived<15> & 
	!chip_comp/CommandReceived<8> & chip_comp/TXMAINSTATE_FFd1;
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 3 | 10 | chip_comp/CommandReceived<1>
ATTRIBUTES | 8561472 | 0
OUTPUTMC | 10 | 15 | 10 | 15 | 7 | 2 | 9 | 2 | 8 | 2 | 10 | 15 | 16 | 15 | 13 | 15 | 6 | 15 | 2 | 15 | 0
INPUTS | 5 | chip_comp/ReceiveCommandComp/sr<6>  | chip_comp/ReceiveCommandComp/sr<1>  | chip_comp/ReceiveCommandComp/sr<2>  | chip_comp/ReceiveCommandComp/sr<3>  | chip_comp/ReceiveCommandComp/sr<4>
INPUTMC | 5 | 9 | 6 | 5 | 2 | 5 | 1 | 5 | 0 | 9 | 12
EQ | 6 | 
   chip_comp/CommandReceived<1>.D = chip_comp/ReceiveCommandComp/sr<6>;
   chip_comp/CommandReceived<1>.CLK = CLK_40MHZ;	// GCK
   chip_comp/CommandReceived<1>.AR = POR;	// GSR
   chip_comp/CommandReceived<1>.CE = chip_comp/ReceiveCommandComp/sr<1> & 
	chip_comp/ReceiveCommandComp/sr<2> & !chip_comp/ReceiveCommandComp/sr<3> & 
	chip_comp/ReceiveCommandComp/sr<4>;
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 2 | 10 | chip_comp/SamplingClock<1>
ATTRIBUTES | 8561472 | 0
OUTPUTMC | 9 | 2 | 15 | 2 | 16 | 2 | 17 | 2 | 13 | 2 | 12 | 6 | 14 | 2 | 11 | 2 | 0 | 6 | 17
INPUTS | 10 | chip_comp/CommandReceived<1>  | chip_comp/CommandReceived<10>  | chip_comp/CommandReceived<13>  | chip_comp/CommandReceived<14>  | chip_comp/CommandReceived<9>  | chip_comp/CommandReceived<11>  | chip_comp/CommandReceived<12>  | chip_comp/CommandReceived<15>  | chip_comp/CommandReceived<8>  | chip_comp/TXMAINSTATE_FFd1
INPUTMC | 10 | 3 | 10 | 3 | 16 | 3 | 13 | 3 | 12 | 5 | 15 | 3 | 15 | 3 | 14 | 3 | 11 | 5 | 16 | 2 | 2
EQ | 8 | 
   chip_comp/SamplingClock<1>.D = chip_comp/CommandReceived<1>;
   chip_comp/SamplingClock<1>.CLK = CLK_40MHZ;	// GCK
   chip_comp/SamplingClock<1>.AR = POR;	// GSR
   chip_comp/SamplingClock<1>.CE = !chip_comp/CommandReceived<10> & 
	!chip_comp/CommandReceived<13> & !chip_comp/CommandReceived<14> & 
	!chip_comp/CommandReceived<9> & chip_comp/CommandReceived<11> & 
	!chip_comp/CommandReceived<12> & !chip_comp/CommandReceived<15> & 
	chip_comp/CommandReceived<8> & chip_comp/TXMAINSTATE_FFd1;
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 3 | 9 | chip_comp/CommandReceived<2>
ATTRIBUTES | 8561472 | 0
OUTPUTMC | 7 | 13 | 1 | 13 | 6 | 15 | 15 | 15 | 12 | 15 | 4 | 13 | 16 | 13 | 12
INPUTS | 5 | chip_comp/ReceiveCommandComp/sr<7>  | chip_comp/ReceiveCommandComp/sr<1>  | chip_comp/ReceiveCommandComp/sr<2>  | chip_comp/ReceiveCommandComp/sr<3>  | chip_comp/ReceiveCommandComp/sr<4>
INPUTMC | 5 | 9 | 3 | 5 | 2 | 5 | 1 | 5 | 0 | 9 | 12
EQ | 6 | 
   chip_comp/CommandReceived<2>.D = chip_comp/ReceiveCommandComp/sr<7>;
   chip_comp/CommandReceived<2>.CLK = CLK_40MHZ;	// GCK
   chip_comp/CommandReceived<2>.AR = POR;	// GSR
   chip_comp/CommandReceived<2>.CE = chip_comp/ReceiveCommandComp/sr<1> & 
	chip_comp/ReceiveCommandComp/sr<2> & !chip_comp/ReceiveCommandComp/sr<3> & 
	chip_comp/ReceiveCommandComp/sr<4>;
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 13 | 8 | chip_comp/SamplingClock<0>
ATTRIBUTES | 8561472 | 0
OUTPUTMC | 7 | 6 | 8 | 2 | 15 | 2 | 17 | 2 | 13 | 2 | 12 | 2 | 11 | 2 | 0
INPUTS | 10 | chip_comp/CommandReceived<0>  | chip_comp/CommandReceived<10>  | chip_comp/CommandReceived<13>  | chip_comp/CommandReceived<14>  | chip_comp/CommandReceived<9>  | chip_comp/CommandReceived<11>  | chip_comp/CommandReceived<12>  | chip_comp/CommandReceived<15>  | chip_comp/CommandReceived<8>  | chip_comp/TXMAINSTATE_FFd1
INPUTMC | 10 | 3 | 17 | 3 | 16 | 3 | 13 | 3 | 12 | 5 | 15 | 3 | 15 | 3 | 14 | 3 | 11 | 5 | 16 | 2 | 2
EQ | 8 | 
   chip_comp/SamplingClock<0>.D = chip_comp/CommandReceived<0>;
   chip_comp/SamplingClock<0>.CLK = CLK_40MHZ;	// GCK
   chip_comp/SamplingClock<0>.AR = POR;	// GSR
   chip_comp/SamplingClock<0>.CE = !chip_comp/CommandReceived<10> & 
	!chip_comp/CommandReceived<13> & !chip_comp/CommandReceived<14> & 
	!chip_comp/CommandReceived<9> & chip_comp/CommandReceived<11> & 
	!chip_comp/CommandReceived<12> & !chip_comp/CommandReceived<15> & 
	chip_comp/CommandReceived<8> & chip_comp/TXMAINSTATE_FFd1;
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 3 | 8 | chip_comp/CommandReceived<3>
ATTRIBUTES | 8561472 | 0
OUTPUTMC | 6 | 13 | 5 | 1 | 17 | 1 | 15 | 1 | 12 | 13 | 15 | 13 | 11
INPUTS | 5 | chip_comp/ReceiveCommandComp/sr<8>  | chip_comp/ReceiveCommandComp/sr<1>  | chip_comp/ReceiveCommandComp/sr<2>  | chip_comp/ReceiveCommandComp/sr<3>  | chip_comp/ReceiveCommandComp/sr<4>
INPUTMC | 5 | 9 | 2 | 5 | 2 | 5 | 1 | 5 | 0 | 9 | 12
EQ | 6 | 
   chip_comp/CommandReceived<3>.D = chip_comp/ReceiveCommandComp/sr<8>;
   chip_comp/CommandReceived<3>.CLK = CLK_40MHZ;	// GCK
   chip_comp/CommandReceived<3>.AR = POR;	// GSR
   chip_comp/CommandReceived<3>.CE = chip_comp/ReceiveCommandComp/sr<1> & 
	chip_comp/ReceiveCommandComp/sr<2> & !chip_comp/ReceiveCommandComp/sr<3> & 
	chip_comp/ReceiveCommandComp/sr<4>;
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 3 | 7 | chip_comp/CommandReceived<4>
ATTRIBUTES | 8561472 | 0
OUTPUTMC | 21 | 13 | 4 | 15 | 17 | 15 | 16 | 15 | 15 | 1 | 17 | 15 | 14 | 15 | 13 | 15 | 12 | 1 | 15 | 15 | 8 | 15 | 6 | 15 | 4 | 1 | 12 | 15 | 3 | 15 | 2 | 13 | 16 | 13 | 15 | 15 | 1 | 15 | 0 | 13 | 12 | 13 | 11
INPUTS | 5 | chip_comp/ReceiveCommandComp/sr<9>  | chip_comp/ReceiveCommandComp/sr<1>  | chip_comp/ReceiveCommandComp/sr<2>  | chip_comp/ReceiveCommandComp/sr<3>  | chip_comp/ReceiveCommandComp/sr<4>
INPUTMC | 5 | 9 | 1 | 5 | 2 | 5 | 1 | 5 | 0 | 9 | 12
EQ | 6 | 
   chip_comp/CommandReceived<4>.D = chip_comp/ReceiveCommandComp/sr<9>;
   chip_comp/CommandReceived<4>.CLK = CLK_40MHZ;	// GCK
   chip_comp/CommandReceived<4>.AR = POR;	// GSR
   chip_comp/CommandReceived<4>.CE = chip_comp/ReceiveCommandComp/sr<1> & 
	chip_comp/ReceiveCommandComp/sr<2> & !chip_comp/ReceiveCommandComp/sr<3> & 
	chip_comp/ReceiveCommandComp/sr<4>;
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 3 | 6 | chip_comp/CommandReceived<5>
ATTRIBUTES | 8561472 | 0
OUTPUTMC | 20 | 15 | 17 | 15 | 16 | 15 | 15 | 1 | 17 | 15 | 14 | 15 | 13 | 15 | 12 | 1 | 15 | 15 | 8 | 15 | 6 | 15 | 4 | 1 | 12 | 15 | 3 | 15 | 2 | 13 | 16 | 13 | 15 | 15 | 1 | 15 | 0 | 13 | 12 | 13 | 11
INPUTS | 5 | chip_comp/ReceiveCommandComp/sr<10>  | chip_comp/ReceiveCommandComp/sr<1>  | chip_comp/ReceiveCommandComp/sr<2>  | chip_comp/ReceiveCommandComp/sr<3>  | chip_comp/ReceiveCommandComp/sr<4>
INPUTMC | 5 | 5 | 12 | 5 | 2 | 5 | 1 | 5 | 0 | 9 | 12
EQ | 6 | 
   chip_comp/CommandReceived<5>.D = chip_comp/ReceiveCommandComp/sr<10>;
   chip_comp/CommandReceived<5>.CLK = CLK_40MHZ;	// GCK
   chip_comp/CommandReceived<5>.AR = POR;	// GSR
   chip_comp/CommandReceived<5>.CE = chip_comp/ReceiveCommandComp/sr<1> & 
	chip_comp/ReceiveCommandComp/sr<2> & !chip_comp/ReceiveCommandComp/sr<3> & 
	chip_comp/ReceiveCommandComp/sr<4>;
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 3 | 5 | chip_comp/CommandReceived<6>
ATTRIBUTES | 8561472 | 0
OUTPUTMC | 20 | 15 | 17 | 15 | 16 | 15 | 15 | 1 | 17 | 15 | 14 | 15 | 13 | 15 | 12 | 1 | 15 | 15 | 8 | 15 | 6 | 15 | 4 | 1 | 12 | 15 | 3 | 15 | 2 | 13 | 16 | 13 | 15 | 15 | 1 | 15 | 0 | 13 | 12 | 13 | 11
INPUTS | 5 | chip_comp/ReceiveCommandComp/sr<11>  | chip_comp/ReceiveCommandComp/sr<1>  | chip_comp/ReceiveCommandComp/sr<2>  | chip_comp/ReceiveCommandComp/sr<3>  | chip_comp/ReceiveCommandComp/sr<4>
INPUTMC | 5 | 5 | 11 | 5 | 2 | 5 | 1 | 5 | 0 | 9 | 12
EQ | 6 | 
   chip_comp/CommandReceived<6>.D = chip_comp/ReceiveCommandComp/sr<11>;
   chip_comp/CommandReceived<6>.CLK = CLK_40MHZ;	// GCK
   chip_comp/CommandReceived<6>.AR = POR;	// GSR
   chip_comp/CommandReceived<6>.CE = chip_comp/ReceiveCommandComp/sr<1> & 
	chip_comp/ReceiveCommandComp/sr<2> & !chip_comp/ReceiveCommandComp/sr<3> & 
	chip_comp/ReceiveCommandComp/sr<4>;
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 5 | 17 | chip_comp/CommandReceived<7>
ATTRIBUTES | 8561472 | 0
OUTPUTMC | 20 | 15 | 17 | 15 | 16 | 15 | 15 | 1 | 17 | 15 | 14 | 15 | 13 | 15 | 12 | 1 | 15 | 15 | 8 | 15 | 6 | 15 | 4 | 1 | 12 | 15 | 3 | 15 | 2 | 13 | 16 | 13 | 15 | 15 | 1 | 15 | 0 | 13 | 12 | 13 | 11
INPUTS | 5 | chip_comp/ReceiveCommandComp/sr<12>  | chip_comp/ReceiveCommandComp/sr<1>  | chip_comp/ReceiveCommandComp/sr<2>  | chip_comp/ReceiveCommandComp/sr<3>  | chip_comp/ReceiveCommandComp/sr<4>
INPUTMC | 5 | 5 | 10 | 5 | 2 | 5 | 1 | 5 | 0 | 9 | 12
EQ | 6 | 
   chip_comp/CommandReceived<7>.D = chip_comp/ReceiveCommandComp/sr<12>;
   chip_comp/CommandReceived<7>.CLK = CLK_40MHZ;	// GCK
   chip_comp/CommandReceived<7>.AR = POR;	// GSR
   chip_comp/CommandReceived<7>.CE = chip_comp/ReceiveCommandComp/sr<1> & 
	chip_comp/ReceiveCommandComp/sr<2> & !chip_comp/ReceiveCommandComp/sr<3> & 
	chip_comp/ReceiveCommandComp/sr<4>;
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 13 | 6 | chip_comp/StatusDataSel<2>
ATTRIBUTES | 8561472 | 0
OUTPUTMC | 28 | 6 | 4 | 6 | 8 | 10 | 14 | 12 | 16 | 12 | 11 | 10 | 3 | 12 | 2 | 6 | 15 | 10 | 0 | 4 | 14 | 4 | 1 | 6 | 7 | 6 | 11 | 6 | 14 | 6 | 17 | 10 | 1 | 10 | 2 | 10 | 4 | 10 | 13 | 10 | 15 | 10 | 16 | 10 | 17 | 12 | 0 | 12 | 1 | 12 | 4 | 12 | 5 | 12 | 10 | 12 | 13
INPUTS | 10 | chip_comp/CommandReceived<2>  | chip_comp/CommandReceived<10>  | chip_comp/CommandReceived<13>  | chip_comp/CommandReceived<14>  | chip_comp/CommandReceived<9>  | chip_comp/CommandReceived<11>  | chip_comp/CommandReceived<12>  | chip_comp/CommandReceived<15>  | chip_comp/CommandReceived<8>  | chip_comp/TXMAINSTATE_FFd1
INPUTMC | 10 | 3 | 9 | 3 | 16 | 3 | 13 | 3 | 12 | 5 | 15 | 3 | 15 | 3 | 14 | 3 | 11 | 5 | 16 | 2 | 2
EQ | 8 | 
   chip_comp/StatusDataSel<2>.D = chip_comp/CommandReceived<2>;
   chip_comp/StatusDataSel<2>.CLK = CLK_40MHZ;	// GCK
   chip_comp/StatusDataSel<2>.AR = POR;	// GSR
   chip_comp/StatusDataSel<2>.CE = chip_comp/CommandReceived<10> & 
	!chip_comp/CommandReceived<13> & !chip_comp/CommandReceived<14> & 
	!chip_comp/CommandReceived<9> & chip_comp/CommandReceived<11> & 
	!chip_comp/CommandReceived<12> & !chip_comp/CommandReceived<15> & 
	!chip_comp/CommandReceived<8> & chip_comp/TXMAINSTATE_FFd1;
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 13 | 5 | chip_comp/StatusDataSel<3>
ATTRIBUTES | 8561472 | 0
OUTPUTMC | 28 | 6 | 5 | 6 | 9 | 10 | 13 | 7 | 0 | 12 | 13 | 12 | 10 | 10 | 3 | 12 | 3 | 6 | 16 | 6 | 17 | 4 | 1 | 4 | 17 | 6 | 4 | 6 | 7 | 6 | 8 | 6 | 14 | 6 | 15 | 10 | 1 | 10 | 2 | 10 | 4 | 10 | 15 | 10 | 16 | 10 | 17 | 12 | 0 | 12 | 1 | 12 | 2 | 12 | 4 | 12 | 5
INPUTS | 10 | chip_comp/CommandReceived<3>  | chip_comp/CommandReceived<10>  | chip_comp/CommandReceived<13>  | chip_comp/CommandReceived<14>  | chip_comp/CommandReceived<9>  | chip_comp/CommandReceived<11>  | chip_comp/CommandReceived<12>  | chip_comp/CommandReceived<15>  | chip_comp/CommandReceived<8>  | chip_comp/TXMAINSTATE_FFd1
INPUTMC | 10 | 3 | 8 | 3 | 16 | 3 | 13 | 3 | 12 | 5 | 15 | 3 | 15 | 3 | 14 | 3 | 11 | 5 | 16 | 2 | 2
EQ | 8 | 
   chip_comp/StatusDataSel<3>.D = chip_comp/CommandReceived<3>;
   chip_comp/StatusDataSel<3>.CLK = CLK_40MHZ;	// GCK
   chip_comp/StatusDataSel<3>.AR = POR;	// GSR
   chip_comp/StatusDataSel<3>.CE = chip_comp/CommandReceived<10> & 
	!chip_comp/CommandReceived<13> & !chip_comp/CommandReceived<14> & 
	!chip_comp/CommandReceived<9> & chip_comp/CommandReceived<11> & 
	!chip_comp/CommandReceived<12> & !chip_comp/CommandReceived<15> & 
	!chip_comp/CommandReceived<8> & chip_comp/TXMAINSTATE_FFd1;
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 13 | 4 | chip_comp/StatusDataSel<4>
ATTRIBUTES | 8561472 | 0
OUTPUTMC | 24 | 6 | 4 | 6 | 8 | 10 | 13 | 12 | 13 | 12 | 10 | 10 | 3 | 12 | 2 | 6 | 15 | 6 | 17 | 4 | 9 | 4 | 1 | 6 | 7 | 6 | 11 | 6 | 14 | 10 | 1 | 10 | 2 | 10 | 4 | 10 | 15 | 10 | 16 | 10 | 17 | 12 | 0 | 12 | 1 | 12 | 4 | 12 | 5
INPUTS | 10 | chip_comp/CommandReceived<4>  | chip_comp/CommandReceived<10>  | chip_comp/CommandReceived<13>  | chip_comp/CommandReceived<14>  | chip_comp/CommandReceived<9>  | chip_comp/CommandReceived<11>  | chip_comp/CommandReceived<12>  | chip_comp/CommandReceived<15>  | chip_comp/CommandReceived<8>  | chip_comp/TXMAINSTATE_FFd1
INPUTMC | 10 | 3 | 7 | 3 | 16 | 3 | 13 | 3 | 12 | 5 | 15 | 3 | 15 | 3 | 14 | 3 | 11 | 5 | 16 | 2 | 2
EQ | 8 | 
   chip_comp/StatusDataSel<4>.D = chip_comp/CommandReceived<4>;
   chip_comp/StatusDataSel<4>.CLK = CLK_40MHZ;	// GCK
   chip_comp/StatusDataSel<4>.AR = POR;	// GSR
   chip_comp/StatusDataSel<4>.CE = chip_comp/CommandReceived<10> & 
	!chip_comp/CommandReceived<13> & !chip_comp/CommandReceived<14> & 
	!chip_comp/CommandReceived<9> & chip_comp/CommandReceived<11> & 
	!chip_comp/CommandReceived<12> & !chip_comp/CommandReceived<15> & 
	!chip_comp/CommandReceived<8> & chip_comp/TXMAINSTATE_FFd1;
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 15 | 17 | chip_comp/ACQENnB0Reg<0>
ATTRIBUTES | 8561472 | 0
OUTPUTMC | 3 | 0 | 11 | 10 | 1 | 10 | 2
INPUTS | 15 | chip_comp/CommandReceived<0>  | chip_comp/RunningFlag  | chip_comp/CommandReceived<10>  | chip_comp/CommandReceived<13>  | chip_comp/CommandReceived<14>  | chip_comp/CommandReceived<9>  | chip_comp/CommandReceived<11>  | chip_comp/CommandReceived<12>  | chip_comp/CommandReceived<15>  | chip_comp/CommandReceived<8>  | chip_comp/CommandReceived<4>  | chip_comp/CommandReceived<5>  | chip_comp/CommandReceived<6>  | chip_comp/CommandReceived<7>  | chip_comp/TXMAINSTATE_FFd1
INPUTMC | 15 | 3 | 17 | 13 | 17 | 3 | 16 | 3 | 13 | 3 | 12 | 5 | 15 | 3 | 15 | 3 | 14 | 3 | 11 | 5 | 16 | 3 | 7 | 3 | 6 | 3 | 5 | 5 | 17 | 2 | 2
EQ | 11 | 
   chip_comp/ACQENnB0Reg<0>.D = chip_comp/CommandReceived<0>;
   chip_comp/ACQENnB0Reg<0>.CLK = CLK_40MHZ;	// GCK
   chip_comp/ACQENnB0Reg<0>.AR = POR;	// GSR
   chip_comp/ACQENnB0Reg<0>.CE = !chip_comp/RunningFlag & 
	!chip_comp/CommandReceived<10> & !chip_comp/CommandReceived<13> & 
	!chip_comp/CommandReceived<14> & !chip_comp/CommandReceived<9> & 
	!chip_comp/CommandReceived<11> & !chip_comp/CommandReceived<12> & 
	!chip_comp/CommandReceived<15> & chip_comp/CommandReceived<8> & 
	!chip_comp/CommandReceived<4> & !chip_comp/CommandReceived<5> & 
	!chip_comp/CommandReceived<6> & !chip_comp/CommandReceived<7> & 
	chip_comp/TXMAINSTATE_FFd1;
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 15 | 16 | chip_comp/ACQENnB0Reg<1>
ATTRIBUTES | 8561472 | 0
OUTPUTMC | 2 | 12 | 0 | 0 | 4
INPUTS | 15 | chip_comp/CommandReceived<1>  | chip_comp/RunningFlag  | chip_comp/CommandReceived<10>  | chip_comp/CommandReceived<13>  | chip_comp/CommandReceived<14>  | chip_comp/CommandReceived<9>  | chip_comp/CommandReceived<11>  | chip_comp/CommandReceived<12>  | chip_comp/CommandReceived<15>  | chip_comp/CommandReceived<8>  | chip_comp/CommandReceived<4>  | chip_comp/CommandReceived<5>  | chip_comp/CommandReceived<6>  | chip_comp/CommandReceived<7>  | chip_comp/TXMAINSTATE_FFd1
INPUTMC | 15 | 3 | 10 | 13 | 17 | 3 | 16 | 3 | 13 | 3 | 12 | 5 | 15 | 3 | 15 | 3 | 14 | 3 | 11 | 5 | 16 | 3 | 7 | 3 | 6 | 3 | 5 | 5 | 17 | 2 | 2
EQ | 11 | 
   chip_comp/ACQENnB0Reg<1>.D = chip_comp/CommandReceived<1>;
   chip_comp/ACQENnB0Reg<1>.CLK = CLK_40MHZ;	// GCK
   chip_comp/ACQENnB0Reg<1>.AR = POR;	// GSR
   chip_comp/ACQENnB0Reg<1>.CE = !chip_comp/RunningFlag & 
	!chip_comp/CommandReceived<10> & !chip_comp/CommandReceived<13> & 
	!chip_comp/CommandReceived<14> & !chip_comp/CommandReceived<9> & 
	!chip_comp/CommandReceived<11> & !chip_comp/CommandReceived<12> & 
	!chip_comp/CommandReceived<15> & chip_comp/CommandReceived<8> & 
	!chip_comp/CommandReceived<4> & !chip_comp/CommandReceived<5> & 
	!chip_comp/CommandReceived<6> & !chip_comp/CommandReceived<7> & 
	chip_comp/TXMAINSTATE_FFd1;
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 15 | 15 | chip_comp/ACQENnB0Reg<2>
ATTRIBUTES | 8561472 | 0
OUTPUTMC | 3 | 1 | 11 | 10 | 15 | 10 | 16
INPUTS | 15 | chip_comp/CommandReceived<2>  | chip_comp/RunningFlag  | chip_comp/CommandReceived<10>  | chip_comp/CommandReceived<13>  | chip_comp/CommandReceived<14>  | chip_comp/CommandReceived<9>  | chip_comp/CommandReceived<11>  | chip_comp/CommandReceived<12>  | chip_comp/CommandReceived<15>  | chip_comp/CommandReceived<8>  | chip_comp/CommandReceived<4>  | chip_comp/CommandReceived<5>  | chip_comp/CommandReceived<6>  | chip_comp/CommandReceived<7>  | chip_comp/TXMAINSTATE_FFd1
INPUTMC | 15 | 3 | 9 | 13 | 17 | 3 | 16 | 3 | 13 | 3 | 12 | 5 | 15 | 3 | 15 | 3 | 14 | 3 | 11 | 5 | 16 | 3 | 7 | 3 | 6 | 3 | 5 | 5 | 17 | 2 | 2
EQ | 11 | 
   chip_comp/ACQENnB0Reg<2>.D = chip_comp/CommandReceived<2>;
   chip_comp/ACQENnB0Reg<2>.CLK = CLK_40MHZ;	// GCK
   chip_comp/ACQENnB0Reg<2>.AR = POR;	// GSR
   chip_comp/ACQENnB0Reg<2>.CE = !chip_comp/RunningFlag & 
	!chip_comp/CommandReceived<10> & !chip_comp/CommandReceived<13> & 
	!chip_comp/CommandReceived<14> & !chip_comp/CommandReceived<9> & 
	!chip_comp/CommandReceived<11> & !chip_comp/CommandReceived<12> & 
	!chip_comp/CommandReceived<15> & chip_comp/CommandReceived<8> & 
	!chip_comp/CommandReceived<4> & !chip_comp/CommandReceived<5> & 
	!chip_comp/CommandReceived<6> & !chip_comp/CommandReceived<7> & 
	chip_comp/TXMAINSTATE_FFd1;
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 1 | 17 | chip_comp/ACQENnB0Reg<3>
ATTRIBUTES | 8561472 | 0
OUTPUTMC | 2 | 1 | 4 | 12 | 13
INPUTS | 15 | chip_comp/CommandReceived<3>  | chip_comp/RunningFlag  | chip_comp/CommandReceived<10>  | chip_comp/CommandReceived<13>  | chip_comp/CommandReceived<14>  | chip_comp/CommandReceived<9>  | chip_comp/CommandReceived<11>  | chip_comp/CommandReceived<12>  | chip_comp/CommandReceived<15>  | chip_comp/CommandReceived<8>  | chip_comp/CommandReceived<4>  | chip_comp/CommandReceived<5>  | chip_comp/CommandReceived<6>  | chip_comp/CommandReceived<7>  | chip_comp/TXMAINSTATE_FFd1
INPUTMC | 15 | 3 | 8 | 13 | 17 | 3 | 16 | 3 | 13 | 3 | 12 | 5 | 15 | 3 | 15 | 3 | 14 | 3 | 11 | 5 | 16 | 3 | 7 | 3 | 6 | 3 | 5 | 5 | 17 | 2 | 2
EQ | 11 | 
   chip_comp/ACQENnB0Reg<3>.D = chip_comp/CommandReceived<3>;
   chip_comp/ACQENnB0Reg<3>.CLK = CLK_40MHZ;	// GCK
   chip_comp/ACQENnB0Reg<3>.AR = POR;	// GSR
   chip_comp/ACQENnB0Reg<3>.CE = !chip_comp/RunningFlag & 
	!chip_comp/CommandReceived<10> & !chip_comp/CommandReceived<13> & 
	!chip_comp/CommandReceived<14> & !chip_comp/CommandReceived<9> & 
	!chip_comp/CommandReceived<11> & !chip_comp/CommandReceived<12> & 
	!chip_comp/CommandReceived<15> & chip_comp/CommandReceived<8> & 
	!chip_comp/CommandReceived<4> & !chip_comp/CommandReceived<5> & 
	!chip_comp/CommandReceived<6> & !chip_comp/CommandReceived<7> & 
	chip_comp/TXMAINSTATE_FFd1;
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 15 | 14 | chip_comp/ACQENnB1Reg<0>
ATTRIBUTES | 8561472 | 0
OUTPUTMC | 3 | 2 | 14 | 10 | 1 | 10 | 2
INPUTS | 15 | chip_comp/CommandReceived<0>  | chip_comp/RunningFlag  | chip_comp/CommandReceived<10>  | chip_comp/CommandReceived<13>  | chip_comp/CommandReceived<14>  | chip_comp/CommandReceived<9>  | chip_comp/CommandReceived<11>  | chip_comp/CommandReceived<12>  | chip_comp/CommandReceived<15>  | chip_comp/CommandReceived<8>  | chip_comp/CommandReceived<4>  | chip_comp/CommandReceived<5>  | chip_comp/CommandReceived<6>  | chip_comp/CommandReceived<7>  | chip_comp/TXMAINSTATE_FFd1
INPUTMC | 15 | 3 | 17 | 13 | 17 | 3 | 16 | 3 | 13 | 3 | 12 | 5 | 15 | 3 | 15 | 3 | 14 | 3 | 11 | 5 | 16 | 3 | 7 | 3 | 6 | 3 | 5 | 5 | 17 | 2 | 2
EQ | 11 | 
   chip_comp/ACQENnB1Reg<0>.D = chip_comp/CommandReceived<0>;
   chip_comp/ACQENnB1Reg<0>.CLK = CLK_40MHZ;	// GCK
   chip_comp/ACQENnB1Reg<0>.AR = POR;	// GSR
   chip_comp/ACQENnB1Reg<0>.CE = !chip_comp/RunningFlag & 
	!chip_comp/CommandReceived<10> & !chip_comp/CommandReceived<13> & 
	!chip_comp/CommandReceived<14> & !chip_comp/CommandReceived<9> & 
	!chip_comp/CommandReceived<11> & !chip_comp/CommandReceived<12> & 
	!chip_comp/CommandReceived<15> & chip_comp/CommandReceived<8> & 
	chip_comp/CommandReceived<4> & !chip_comp/CommandReceived<5> & 
	!chip_comp/CommandReceived<6> & !chip_comp/CommandReceived<7> & 
	chip_comp/TXMAINSTATE_FFd1;
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 15 | 13 | chip_comp/ACQENnB1Reg<1>
ATTRIBUTES | 8561472 | 0
OUTPUTMC | 2 | 12 | 1 | 0 | 5
INPUTS | 15 | chip_comp/CommandReceived<1>  | chip_comp/RunningFlag  | chip_comp/CommandReceived<10>  | chip_comp/CommandReceived<13>  | chip_comp/CommandReceived<14>  | chip_comp/CommandReceived<9>  | chip_comp/CommandReceived<11>  | chip_comp/CommandReceived<12>  | chip_comp/CommandReceived<15>  | chip_comp/CommandReceived<8>  | chip_comp/CommandReceived<4>  | chip_comp/CommandReceived<5>  | chip_comp/CommandReceived<6>  | chip_comp/CommandReceived<7>  | chip_comp/TXMAINSTATE_FFd1
INPUTMC | 15 | 3 | 10 | 13 | 17 | 3 | 16 | 3 | 13 | 3 | 12 | 5 | 15 | 3 | 15 | 3 | 14 | 3 | 11 | 5 | 16 | 3 | 7 | 3 | 6 | 3 | 5 | 5 | 17 | 2 | 2
EQ | 11 | 
   chip_comp/ACQENnB1Reg<1>.D = chip_comp/CommandReceived<1>;
   chip_comp/ACQENnB1Reg<1>.CLK = CLK_40MHZ;	// GCK
   chip_comp/ACQENnB1Reg<1>.AR = POR;	// GSR
   chip_comp/ACQENnB1Reg<1>.CE = !chip_comp/RunningFlag & 
	!chip_comp/CommandReceived<10> & !chip_comp/CommandReceived<13> & 
	!chip_comp/CommandReceived<14> & !chip_comp/CommandReceived<9> & 
	!chip_comp/CommandReceived<11> & !chip_comp/CommandReceived<12> & 
	!chip_comp/CommandReceived<15> & chip_comp/CommandReceived<8> & 
	chip_comp/CommandReceived<4> & !chip_comp/CommandReceived<5> & 
	!chip_comp/CommandReceived<6> & !chip_comp/CommandReceived<7> & 
	chip_comp/TXMAINSTATE_FFd1;
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 15 | 12 | chip_comp/ACQENnB1Reg<2>
ATTRIBUTES | 8561472 | 0
OUTPUTMC | 3 | 1 | 13 | 10 | 15 | 10 | 16
INPUTS | 15 | chip_comp/CommandReceived<2>  | chip_comp/RunningFlag  | chip_comp/CommandReceived<10>  | chip_comp/CommandReceived<13>  | chip_comp/CommandReceived<14>  | chip_comp/CommandReceived<9>  | chip_comp/CommandReceived<11>  | chip_comp/CommandReceived<12>  | chip_comp/CommandReceived<15>  | chip_comp/CommandReceived<8>  | chip_comp/CommandReceived<4>  | chip_comp/CommandReceived<5>  | chip_comp/CommandReceived<6>  | chip_comp/CommandReceived<7>  | chip_comp/TXMAINSTATE_FFd1
INPUTMC | 15 | 3 | 9 | 13 | 17 | 3 | 16 | 3 | 13 | 3 | 12 | 5 | 15 | 3 | 15 | 3 | 14 | 3 | 11 | 5 | 16 | 3 | 7 | 3 | 6 | 3 | 5 | 5 | 17 | 2 | 2
EQ | 11 | 
   chip_comp/ACQENnB1Reg<2>.D = chip_comp/CommandReceived<2>;
   chip_comp/ACQENnB1Reg<2>.CLK = CLK_40MHZ;	// GCK
   chip_comp/ACQENnB1Reg<2>.AR = POR;	// GSR
   chip_comp/ACQENnB1Reg<2>.CE = !chip_comp/RunningFlag & 
	!chip_comp/CommandReceived<10> & !chip_comp/CommandReceived<13> & 
	!chip_comp/CommandReceived<14> & !chip_comp/CommandReceived<9> & 
	!chip_comp/CommandReceived<11> & !chip_comp/CommandReceived<12> & 
	!chip_comp/CommandReceived<15> & chip_comp/CommandReceived<8> & 
	chip_comp/CommandReceived<4> & !chip_comp/CommandReceived<5> & 
	!chip_comp/CommandReceived<6> & !chip_comp/CommandReceived<7> & 
	chip_comp/TXMAINSTATE_FFd1;
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 1 | 15 | chip_comp/ACQENnB1Reg<3>
ATTRIBUTES | 8561472 | 0
OUTPUTMC | 2 | 12 | 10 | 1 | 5
INPUTS | 15 | chip_comp/CommandReceived<3>  | chip_comp/RunningFlag  | chip_comp/CommandReceived<10>  | chip_comp/CommandReceived<13>  | chip_comp/CommandReceived<14>  | chip_comp/CommandReceived<9>  | chip_comp/CommandReceived<11>  | chip_comp/CommandReceived<12>  | chip_comp/CommandReceived<15>  | chip_comp/CommandReceived<8>  | chip_comp/CommandReceived<4>  | chip_comp/CommandReceived<5>  | chip_comp/CommandReceived<6>  | chip_comp/CommandReceived<7>  | chip_comp/TXMAINSTATE_FFd1
INPUTMC | 15 | 3 | 8 | 13 | 17 | 3 | 16 | 3 | 13 | 3 | 12 | 5 | 15 | 3 | 15 | 3 | 14 | 3 | 11 | 5 | 16 | 3 | 7 | 3 | 6 | 3 | 5 | 5 | 17 | 2 | 2
EQ | 11 | 
   chip_comp/ACQENnB1Reg<3>.D = chip_comp/CommandReceived<3>;
   chip_comp/ACQENnB1Reg<3>.CLK = CLK_40MHZ;	// GCK
   chip_comp/ACQENnB1Reg<3>.AR = POR;	// GSR
   chip_comp/ACQENnB1Reg<3>.CE = !chip_comp/RunningFlag & 
	!chip_comp/CommandReceived<10> & !chip_comp/CommandReceived<13> & 
	!chip_comp/CommandReceived<14> & !chip_comp/CommandReceived<9> & 
	!chip_comp/CommandReceived<11> & !chip_comp/CommandReceived<12> & 
	!chip_comp/CommandReceived<15> & chip_comp/CommandReceived<8> & 
	chip_comp/CommandReceived<4> & !chip_comp/CommandReceived<5> & 
	!chip_comp/CommandReceived<6> & !chip_comp/CommandReceived<7> & 
	chip_comp/TXMAINSTATE_FFd1;
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 15 | 8 | chip_comp/ACQENnB2Reg<0>
ATTRIBUTES | 8561472 | 0
OUTPUTMC | 2 | 4 | 2 | 10 | 1
INPUTS | 15 | chip_comp/CommandReceived<0>  | chip_comp/RunningFlag  | chip_comp/CommandReceived<10>  | chip_comp/CommandReceived<13>  | chip_comp/CommandReceived<14>  | chip_comp/CommandReceived<9>  | chip_comp/CommandReceived<11>  | chip_comp/CommandReceived<12>  | chip_comp/CommandReceived<15>  | chip_comp/CommandReceived<8>  | chip_comp/CommandReceived<4>  | chip_comp/CommandReceived<5>  | chip_comp/CommandReceived<6>  | chip_comp/CommandReceived<7>  | chip_comp/TXMAINSTATE_FFd1
INPUTMC | 15 | 3 | 17 | 13 | 17 | 3 | 16 | 3 | 13 | 3 | 12 | 5 | 15 | 3 | 15 | 3 | 14 | 3 | 11 | 5 | 16 | 3 | 7 | 3 | 6 | 3 | 5 | 5 | 17 | 2 | 2
EQ | 11 | 
   chip_comp/ACQENnB2Reg<0>.D = chip_comp/CommandReceived<0>;
   chip_comp/ACQENnB2Reg<0>.CLK = CLK_40MHZ;	// GCK
   chip_comp/ACQENnB2Reg<0>.AR = POR;	// GSR
   chip_comp/ACQENnB2Reg<0>.CE = !chip_comp/RunningFlag & 
	!chip_comp/CommandReceived<10> & !chip_comp/CommandReceived<13> & 
	!chip_comp/CommandReceived<14> & !chip_comp/CommandReceived<9> & 
	!chip_comp/CommandReceived<11> & !chip_comp/CommandReceived<12> & 
	!chip_comp/CommandReceived<15> & chip_comp/CommandReceived<8> & 
	!chip_comp/CommandReceived<4> & chip_comp/CommandReceived<5> & 
	!chip_comp/CommandReceived<6> & !chip_comp/CommandReceived<7> & 
	chip_comp/TXMAINSTATE_FFd1;
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 15 | 6 | chip_comp/ACQENnB2Reg<1>
ATTRIBUTES | 8561472 | 0
OUTPUTMC | 2 | 12 | 0 | 0 | 7
INPUTS | 15 | chip_comp/CommandReceived<1>  | chip_comp/RunningFlag  | chip_comp/CommandReceived<10>  | chip_comp/CommandReceived<13>  | chip_comp/CommandReceived<14>  | chip_comp/CommandReceived<9>  | chip_comp/CommandReceived<11>  | chip_comp/CommandReceived<12>  | chip_comp/CommandReceived<15>  | chip_comp/CommandReceived<8>  | chip_comp/CommandReceived<4>  | chip_comp/CommandReceived<5>  | chip_comp/CommandReceived<6>  | chip_comp/CommandReceived<7>  | chip_comp/TXMAINSTATE_FFd1
INPUTMC | 15 | 3 | 10 | 13 | 17 | 3 | 16 | 3 | 13 | 3 | 12 | 5 | 15 | 3 | 15 | 3 | 14 | 3 | 11 | 5 | 16 | 3 | 7 | 3 | 6 | 3 | 5 | 5 | 17 | 2 | 2
EQ | 11 | 
   chip_comp/ACQENnB2Reg<1>.D = chip_comp/CommandReceived<1>;
   chip_comp/ACQENnB2Reg<1>.CLK = CLK_40MHZ;	// GCK
   chip_comp/ACQENnB2Reg<1>.AR = POR;	// GSR
   chip_comp/ACQENnB2Reg<1>.CE = !chip_comp/RunningFlag & 
	!chip_comp/CommandReceived<10> & !chip_comp/CommandReceived<13> & 
	!chip_comp/CommandReceived<14> & !chip_comp/CommandReceived<9> & 
	!chip_comp/CommandReceived<11> & !chip_comp/CommandReceived<12> & 
	!chip_comp/CommandReceived<15> & chip_comp/CommandReceived<8> & 
	!chip_comp/CommandReceived<4> & chip_comp/CommandReceived<5> & 
	!chip_comp/CommandReceived<6> & !chip_comp/CommandReceived<7> & 
	chip_comp/TXMAINSTATE_FFd1;
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 15 | 4 | chip_comp/ACQENnB2Reg<2>
ATTRIBUTES | 8561472 | 0
OUTPUTMC | 2 | 1 | 14 | 10 | 15
INPUTS | 15 | chip_comp/CommandReceived<2>  | chip_comp/RunningFlag  | chip_comp/CommandReceived<10>  | chip_comp/CommandReceived<13>  | chip_comp/CommandReceived<14>  | chip_comp/CommandReceived<9>  | chip_comp/CommandReceived<11>  | chip_comp/CommandReceived<12>  | chip_comp/CommandReceived<15>  | chip_comp/CommandReceived<8>  | chip_comp/CommandReceived<4>  | chip_comp/CommandReceived<5>  | chip_comp/CommandReceived<6>  | chip_comp/CommandReceived<7>  | chip_comp/TXMAINSTATE_FFd1
INPUTMC | 15 | 3 | 9 | 13 | 17 | 3 | 16 | 3 | 13 | 3 | 12 | 5 | 15 | 3 | 15 | 3 | 14 | 3 | 11 | 5 | 16 | 3 | 7 | 3 | 6 | 3 | 5 | 5 | 17 | 2 | 2
EQ | 11 | 
   chip_comp/ACQENnB2Reg<2>.D = chip_comp/CommandReceived<2>;
   chip_comp/ACQENnB2Reg<2>.CLK = CLK_40MHZ;	// GCK
   chip_comp/ACQENnB2Reg<2>.AR = POR;	// GSR
   chip_comp/ACQENnB2Reg<2>.CE = !chip_comp/RunningFlag & 
	!chip_comp/CommandReceived<10> & !chip_comp/CommandReceived<13> & 
	!chip_comp/CommandReceived<14> & !chip_comp/CommandReceived<9> & 
	!chip_comp/CommandReceived<11> & !chip_comp/CommandReceived<12> & 
	!chip_comp/CommandReceived<15> & chip_comp/CommandReceived<8> & 
	!chip_comp/CommandReceived<4> & chip_comp/CommandReceived<5> & 
	!chip_comp/CommandReceived<6> & !chip_comp/CommandReceived<7> & 
	chip_comp/TXMAINSTATE_FFd1;
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 1 | 12 | chip_comp/ACQENnB2Reg<3>
ATTRIBUTES | 8561472 | 0
OUTPUTMC | 2 | 1 | 7 | 12 | 13
INPUTS | 15 | chip_comp/CommandReceived<3>  | chip_comp/RunningFlag  | chip_comp/CommandReceived<10>  | chip_comp/CommandReceived<13>  | chip_comp/CommandReceived<14>  | chip_comp/CommandReceived<9>  | chip_comp/CommandReceived<11>  | chip_comp/CommandReceived<12>  | chip_comp/CommandReceived<15>  | chip_comp/CommandReceived<8>  | chip_comp/CommandReceived<4>  | chip_comp/CommandReceived<5>  | chip_comp/CommandReceived<6>  | chip_comp/CommandReceived<7>  | chip_comp/TXMAINSTATE_FFd1
INPUTMC | 15 | 3 | 8 | 13 | 17 | 3 | 16 | 3 | 13 | 3 | 12 | 5 | 15 | 3 | 15 | 3 | 14 | 3 | 11 | 5 | 16 | 3 | 7 | 3 | 6 | 3 | 5 | 5 | 17 | 2 | 2
EQ | 11 | 
   chip_comp/ACQENnB2Reg<3>.D = chip_comp/CommandReceived<3>;
   chip_comp/ACQENnB2Reg<3>.CLK = CLK_40MHZ;	// GCK
   chip_comp/ACQENnB2Reg<3>.AR = POR;	// GSR
   chip_comp/ACQENnB2Reg<3>.CE = !chip_comp/RunningFlag & 
	!chip_comp/CommandReceived<10> & !chip_comp/CommandReceived<13> & 
	!chip_comp/CommandReceived<14> & !chip_comp/CommandReceived<9> & 
	!chip_comp/CommandReceived<11> & !chip_comp/CommandReceived<12> & 
	!chip_comp/CommandReceived<15> & chip_comp/CommandReceived<8> & 
	!chip_comp/CommandReceived<4> & chip_comp/CommandReceived<5> & 
	!chip_comp/CommandReceived<6> & !chip_comp/CommandReceived<7> & 
	chip_comp/TXMAINSTATE_FFd1;
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 15 | 3 | chip_comp/ACQENnB3Reg<0>
ATTRIBUTES | 8561472 | 0
OUTPUTMC | 3 | 4 | 4 | 10 | 1 | 10 | 2
INPUTS | 15 | chip_comp/CommandReceived<0>  | chip_comp/RunningFlag  | chip_comp/CommandReceived<10>  | chip_comp/CommandReceived<13>  | chip_comp/CommandReceived<14>  | chip_comp/CommandReceived<9>  | chip_comp/CommandReceived<11>  | chip_comp/CommandReceived<12>  | chip_comp/CommandReceived<15>  | chip_comp/CommandReceived<8>  | chip_comp/CommandReceived<4>  | chip_comp/CommandReceived<5>  | chip_comp/CommandReceived<6>  | chip_comp/CommandReceived<7>  | chip_comp/TXMAINSTATE_FFd1
INPUTMC | 15 | 3 | 17 | 13 | 17 | 3 | 16 | 3 | 13 | 3 | 12 | 5 | 15 | 3 | 15 | 3 | 14 | 3 | 11 | 5 | 16 | 3 | 7 | 3 | 6 | 3 | 5 | 5 | 17 | 2 | 2
EQ | 11 | 
   chip_comp/ACQENnB3Reg<0>.D = chip_comp/CommandReceived<0>;
   chip_comp/ACQENnB3Reg<0>.CLK = CLK_40MHZ;	// GCK
   chip_comp/ACQENnB3Reg<0>.AR = POR;	// GSR
   chip_comp/ACQENnB3Reg<0>.CE = !chip_comp/RunningFlag & 
	!chip_comp/CommandReceived<10> & !chip_comp/CommandReceived<13> & 
	!chip_comp/CommandReceived<14> & !chip_comp/CommandReceived<9> & 
	!chip_comp/CommandReceived<11> & !chip_comp/CommandReceived<12> & 
	!chip_comp/CommandReceived<15> & chip_comp/CommandReceived<8> & 
	chip_comp/CommandReceived<4> & chip_comp/CommandReceived<5> & 
	!chip_comp/CommandReceived<6> & !chip_comp/CommandReceived<7> & 
	chip_comp/TXMAINSTATE_FFd1;
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 15 | 2 | chip_comp/ACQENnB3Reg<1>
ATTRIBUTES | 8561472 | 0
OUTPUTMC | 2 | 12 | 1 | 0 | 9
INPUTS | 15 | chip_comp/CommandReceived<1>  | chip_comp/RunningFlag  | chip_comp/CommandReceived<10>  | chip_comp/CommandReceived<13>  | chip_comp/CommandReceived<14>  | chip_comp/CommandReceived<9>  | chip_comp/CommandReceived<11>  | chip_comp/CommandReceived<12>  | chip_comp/CommandReceived<15>  | chip_comp/CommandReceived<8>  | chip_comp/CommandReceived<4>  | chip_comp/CommandReceived<5>  | chip_comp/CommandReceived<6>  | chip_comp/CommandReceived<7>  | chip_comp/TXMAINSTATE_FFd1
INPUTMC | 15 | 3 | 10 | 13 | 17 | 3 | 16 | 3 | 13 | 3 | 12 | 5 | 15 | 3 | 15 | 3 | 14 | 3 | 11 | 5 | 16 | 3 | 7 | 3 | 6 | 3 | 5 | 5 | 17 | 2 | 2
EQ | 11 | 
   chip_comp/ACQENnB3Reg<1>.D = chip_comp/CommandReceived<1>;
   chip_comp/ACQENnB3Reg<1>.CLK = CLK_40MHZ;	// GCK
   chip_comp/ACQENnB3Reg<1>.AR = POR;	// GSR
   chip_comp/ACQENnB3Reg<1>.CE = !chip_comp/RunningFlag & 
	!chip_comp/CommandReceived<10> & !chip_comp/CommandReceived<13> & 
	!chip_comp/CommandReceived<14> & !chip_comp/CommandReceived<9> & 
	!chip_comp/CommandReceived<11> & !chip_comp/CommandReceived<12> & 
	!chip_comp/CommandReceived<15> & chip_comp/CommandReceived<8> & 
	chip_comp/CommandReceived<4> & chip_comp/CommandReceived<5> & 
	!chip_comp/CommandReceived<6> & !chip_comp/CommandReceived<7> & 
	chip_comp/TXMAINSTATE_FFd1;
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 13 | 16 | chip_comp/ACQENnB3Reg<2>
ATTRIBUTES | 8561472 | 0
OUTPUTMC | 3 | 1 | 16 | 10 | 15 | 10 | 16
INPUTS | 15 | chip_comp/CommandReceived<2>  | chip_comp/RunningFlag  | chip_comp/CommandReceived<10>  | chip_comp/CommandReceived<13>  | chip_comp/CommandReceived<14>  | chip_comp/CommandReceived<9>  | chip_comp/CommandReceived<11>  | chip_comp/CommandReceived<12>  | chip_comp/CommandReceived<15>  | chip_comp/CommandReceived<8>  | chip_comp/CommandReceived<4>  | chip_comp/CommandReceived<5>  | chip_comp/CommandReceived<6>  | chip_comp/CommandReceived<7>  | chip_comp/TXMAINSTATE_FFd1
INPUTMC | 15 | 3 | 9 | 13 | 17 | 3 | 16 | 3 | 13 | 3 | 12 | 5 | 15 | 3 | 15 | 3 | 14 | 3 | 11 | 5 | 16 | 3 | 7 | 3 | 6 | 3 | 5 | 5 | 17 | 2 | 2
EQ | 11 | 
   chip_comp/ACQENnB3Reg<2>.D = chip_comp/CommandReceived<2>;
   chip_comp/ACQENnB3Reg<2>.CLK = CLK_40MHZ;	// GCK
   chip_comp/ACQENnB3Reg<2>.AR = POR;	// GSR
   chip_comp/ACQENnB3Reg<2>.CE = !chip_comp/RunningFlag & 
	!chip_comp/CommandReceived<10> & !chip_comp/CommandReceived<13> & 
	!chip_comp/CommandReceived<14> & !chip_comp/CommandReceived<9> & 
	!chip_comp/CommandReceived<11> & !chip_comp/CommandReceived<12> & 
	!chip_comp/CommandReceived<15> & chip_comp/CommandReceived<8> & 
	chip_comp/CommandReceived<4> & chip_comp/CommandReceived<5> & 
	!chip_comp/CommandReceived<6> & !chip_comp/CommandReceived<7> & 
	chip_comp/TXMAINSTATE_FFd1;
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 13 | 15 | chip_comp/ACQENnB3Reg<3>
ATTRIBUTES | 8561472 | 0
OUTPUTMC | 2 | 12 | 10 | 1 | 9
INPUTS | 15 | chip_comp/CommandReceived<3>  | chip_comp/RunningFlag  | chip_comp/CommandReceived<10>  | chip_comp/CommandReceived<13>  | chip_comp/CommandReceived<14>  | chip_comp/CommandReceived<9>  | chip_comp/CommandReceived<11>  | chip_comp/CommandReceived<12>  | chip_comp/CommandReceived<15>  | chip_comp/CommandReceived<8>  | chip_comp/CommandReceived<4>  | chip_comp/CommandReceived<5>  | chip_comp/CommandReceived<6>  | chip_comp/CommandReceived<7>  | chip_comp/TXMAINSTATE_FFd1
INPUTMC | 15 | 3 | 8 | 13 | 17 | 3 | 16 | 3 | 13 | 3 | 12 | 5 | 15 | 3 | 15 | 3 | 14 | 3 | 11 | 5 | 16 | 3 | 7 | 3 | 6 | 3 | 5 | 5 | 17 | 2 | 2
EQ | 11 | 
   chip_comp/ACQENnB3Reg<3>.D = chip_comp/CommandReceived<3>;
   chip_comp/ACQENnB3Reg<3>.CLK = CLK_40MHZ;	// GCK
   chip_comp/ACQENnB3Reg<3>.AR = POR;	// GSR
   chip_comp/ACQENnB3Reg<3>.CE = !chip_comp/RunningFlag & 
	!chip_comp/CommandReceived<10> & !chip_comp/CommandReceived<13> & 
	!chip_comp/CommandReceived<14> & !chip_comp/CommandReceived<9> & 
	!chip_comp/CommandReceived<11> & !chip_comp/CommandReceived<12> & 
	!chip_comp/CommandReceived<15> & chip_comp/CommandReceived<8> & 
	chip_comp/CommandReceived<4> & chip_comp/CommandReceived<5> & 
	!chip_comp/CommandReceived<6> & !chip_comp/CommandReceived<7> & 
	chip_comp/TXMAINSTATE_FFd1;
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 13 | 14 | chip_comp/DataPackageTXEn
ATTRIBUTES | 8561472 | 0
OUTPUTMC | 2 | 8 | 13 | 8 | 16
INPUTS | 10 | chip_comp/CommandReceived<0>  | chip_comp/CommandReceived<10>  | chip_comp/CommandReceived<13>  | chip_comp/CommandReceived<14>  | chip_comp/CommandReceived<9>  | chip_comp/CommandReceived<11>  | chip_comp/CommandReceived<12>  | chip_comp/CommandReceived<15>  | chip_comp/CommandReceived<8>  | chip_comp/TXMAINSTATE_FFd1
INPUTMC | 10 | 3 | 17 | 3 | 16 | 3 | 13 | 3 | 12 | 5 | 15 | 3 | 15 | 3 | 14 | 3 | 11 | 5 | 16 | 2 | 2
EQ | 8 | 
   chip_comp/DataPackageTXEn.D = chip_comp/CommandReceived<0>;
   chip_comp/DataPackageTXEn.CLK = CLK_40MHZ;	// GCK
   chip_comp/DataPackageTXEn.AR = POR;	// GSR
   chip_comp/DataPackageTXEn.CE = !chip_comp/CommandReceived<10> & 
	chip_comp/CommandReceived<13> & chip_comp/CommandReceived<14> & 
	!chip_comp/CommandReceived<9> & chip_comp/CommandReceived<11> & 
	!chip_comp/CommandReceived<12> & !chip_comp/CommandReceived<15> & 
	chip_comp/CommandReceived<8> & chip_comp/TXMAINSTATE_FFd1;
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 15 | 1 | chip_comp/ENABLEn_BReg<0>
ATTRIBUTES | 8561472 | 0
OUTPUTMC | 3 | 10 | 0 | 14 | 16 | 10 | 17
INPUTS | 15 | chip_comp/CommandReceived<0>  | chip_comp/RunningFlag  | chip_comp/CommandReceived<10>  | chip_comp/CommandReceived<13>  | chip_comp/CommandReceived<14>  | chip_comp/CommandReceived<9>  | chip_comp/CommandReceived<11>  | chip_comp/CommandReceived<12>  | chip_comp/CommandReceived<15>  | chip_comp/CommandReceived<8>  | chip_comp/CommandReceived<4>  | chip_comp/CommandReceived<5>  | chip_comp/CommandReceived<6>  | chip_comp/CommandReceived<7>  | chip_comp/TXMAINSTATE_FFd1
INPUTMC | 15 | 3 | 17 | 13 | 17 | 3 | 16 | 3 | 13 | 3 | 12 | 5 | 15 | 3 | 15 | 3 | 14 | 3 | 11 | 5 | 16 | 3 | 7 | 3 | 6 | 3 | 5 | 5 | 17 | 2 | 2
EQ | 11 | 
   chip_comp/ENABLEn_BReg<0>.D = chip_comp/CommandReceived<0>;
   chip_comp/ENABLEn_BReg<0>.CLK = CLK_40MHZ;	// GCK
   chip_comp/ENABLEn_BReg<0>.AR = POR;	// GSR
   chip_comp/ENABLEn_BReg<0>.CE = !chip_comp/RunningFlag & 
	!chip_comp/CommandReceived<10> & !chip_comp/CommandReceived<13> & 
	!chip_comp/CommandReceived<14> & !chip_comp/CommandReceived<9> & 
	!chip_comp/CommandReceived<11> & !chip_comp/CommandReceived<12> & 
	!chip_comp/CommandReceived<15> & chip_comp/CommandReceived<8> & 
	!chip_comp/CommandReceived<4> & !chip_comp/CommandReceived<5> & 
	chip_comp/CommandReceived<6> & !chip_comp/CommandReceived<7> & 
	chip_comp/TXMAINSTATE_FFd1;
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 15 | 0 | chip_comp/ENABLEn_BReg<1>
ATTRIBUTES | 8561472 | 0
OUTPUTMC | 3 | 12 | 16 | 14 | 14 | 12 | 0
INPUTS | 15 | chip_comp/CommandReceived<1>  | chip_comp/RunningFlag  | chip_comp/CommandReceived<10>  | chip_comp/CommandReceived<13>  | chip_comp/CommandReceived<14>  | chip_comp/CommandReceived<9>  | chip_comp/CommandReceived<11>  | chip_comp/CommandReceived<12>  | chip_comp/CommandReceived<15>  | chip_comp/CommandReceived<8>  | chip_comp/CommandReceived<4>  | chip_comp/CommandReceived<5>  | chip_comp/CommandReceived<6>  | chip_comp/CommandReceived<7>  | chip_comp/TXMAINSTATE_FFd1
INPUTMC | 15 | 3 | 10 | 13 | 17 | 3 | 16 | 3 | 13 | 3 | 12 | 5 | 15 | 3 | 15 | 3 | 14 | 3 | 11 | 5 | 16 | 3 | 7 | 3 | 6 | 3 | 5 | 5 | 17 | 2 | 2
EQ | 11 | 
   chip_comp/ENABLEn_BReg<1>.D = chip_comp/CommandReceived<1>;
   chip_comp/ENABLEn_BReg<1>.CLK = CLK_40MHZ;	// GCK
   chip_comp/ENABLEn_BReg<1>.AR = POR;	// GSR
   chip_comp/ENABLEn_BReg<1>.CE = !chip_comp/RunningFlag & 
	!chip_comp/CommandReceived<10> & !chip_comp/CommandReceived<13> & 
	!chip_comp/CommandReceived<14> & !chip_comp/CommandReceived<9> & 
	!chip_comp/CommandReceived<11> & !chip_comp/CommandReceived<12> & 
	!chip_comp/CommandReceived<15> & chip_comp/CommandReceived<8> & 
	!chip_comp/CommandReceived<4> & !chip_comp/CommandReceived<5> & 
	chip_comp/CommandReceived<6> & !chip_comp/CommandReceived<7> & 
	chip_comp/TXMAINSTATE_FFd1;
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 13 | 12 | chip_comp/ENABLEn_BReg<2>
ATTRIBUTES | 8561472 | 0
OUTPUTMC | 3 | 10 | 14 | 14 | 13 | 10 | 13
INPUTS | 15 | chip_comp/CommandReceived<2>  | chip_comp/RunningFlag  | chip_comp/CommandReceived<10>  | chip_comp/CommandReceived<13>  | chip_comp/CommandReceived<14>  | chip_comp/CommandReceived<9>  | chip_comp/CommandReceived<11>  | chip_comp/CommandReceived<12>  | chip_comp/CommandReceived<15>  | chip_comp/CommandReceived<8>  | chip_comp/CommandReceived<4>  | chip_comp/CommandReceived<5>  | chip_comp/CommandReceived<6>  | chip_comp/CommandReceived<7>  | chip_comp/TXMAINSTATE_FFd1
INPUTMC | 15 | 3 | 9 | 13 | 17 | 3 | 16 | 3 | 13 | 3 | 12 | 5 | 15 | 3 | 15 | 3 | 14 | 3 | 11 | 5 | 16 | 3 | 7 | 3 | 6 | 3 | 5 | 5 | 17 | 2 | 2
EQ | 11 | 
   chip_comp/ENABLEn_BReg<2>.D = chip_comp/CommandReceived<2>;
   chip_comp/ENABLEn_BReg<2>.CLK = CLK_40MHZ;	// GCK
   chip_comp/ENABLEn_BReg<2>.AR = POR;	// GSR
   chip_comp/ENABLEn_BReg<2>.CE = !chip_comp/RunningFlag & 
	!chip_comp/CommandReceived<10> & !chip_comp/CommandReceived<13> & 
	!chip_comp/CommandReceived<14> & !chip_comp/CommandReceived<9> & 
	!chip_comp/CommandReceived<11> & !chip_comp/CommandReceived<12> & 
	!chip_comp/CommandReceived<15> & chip_comp/CommandReceived<8> & 
	!chip_comp/CommandReceived<4> & !chip_comp/CommandReceived<5> & 
	chip_comp/CommandReceived<6> & !chip_comp/CommandReceived<7> & 
	chip_comp/TXMAINSTATE_FFd1;
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 13 | 11 | chip_comp/ENABLEn_BReg<3>
ATTRIBUTES | 8561472 | 0
OUTPUTMC | 3 | 12 | 11 | 14 | 11 | 12 | 13
INPUTS | 15 | chip_comp/CommandReceived<3>  | chip_comp/RunningFlag  | chip_comp/CommandReceived<10>  | chip_comp/CommandReceived<13>  | chip_comp/CommandReceived<14>  | chip_comp/CommandReceived<9>  | chip_comp/CommandReceived<11>  | chip_comp/CommandReceived<12>  | chip_comp/CommandReceived<15>  | chip_comp/CommandReceived<8>  | chip_comp/CommandReceived<4>  | chip_comp/CommandReceived<5>  | chip_comp/CommandReceived<6>  | chip_comp/CommandReceived<7>  | chip_comp/TXMAINSTATE_FFd1
INPUTMC | 15 | 3 | 8 | 13 | 17 | 3 | 16 | 3 | 13 | 3 | 12 | 5 | 15 | 3 | 15 | 3 | 14 | 3 | 11 | 5 | 16 | 3 | 7 | 3 | 6 | 3 | 5 | 5 | 17 | 2 | 2
EQ | 11 | 
   chip_comp/ENABLEn_BReg<3>.D = chip_comp/CommandReceived<3>;
   chip_comp/ENABLEn_BReg<3>.CLK = CLK_40MHZ;	// GCK
   chip_comp/ENABLEn_BReg<3>.AR = POR;	// GSR
   chip_comp/ENABLEn_BReg<3>.CE = !chip_comp/RunningFlag & 
	!chip_comp/CommandReceived<10> & !chip_comp/CommandReceived<13> & 
	!chip_comp/CommandReceived<14> & !chip_comp/CommandReceived<9> & 
	!chip_comp/CommandReceived<11> & !chip_comp/CommandReceived<12> & 
	!chip_comp/CommandReceived<15> & chip_comp/CommandReceived<8> & 
	!chip_comp/CommandReceived<4> & !chip_comp/CommandReceived<5> & 
	chip_comp/CommandReceived<6> & !chip_comp/CommandReceived<7> & 
	chip_comp/TXMAINSTATE_FFd1;
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 12 | 10 | RCLK4_Bsig<0>
ATTRIBUTES | 264960 | 0
OUTPUTMC | 1 | 12 | 11
INPUTS | 12 | CLK_40MHZ  | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/TXREADOUTSTATE_FFd1  | chip_comp/StatusDataSel<1>  | chip_comp/StatusDataSel<0>  | chip_comp/StatusDataSel<2>  | chip_comp/StatusDataSel<3>  | chip_comp/StatusDataSel<4>  | chip_comp/ACQENnB3Reg<3>  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/TXREADOUTSTATE_FFd2  | chip_comp/ACQENnB1Reg<3>
INPUTMC | 11 | 7 | 16 | 7 | 15 | 2 | 9 | 13 | 7 | 13 | 6 | 13 | 5 | 13 | 4 | 13 | 15 | 8 | 0 | 8 | 12 | 1 | 15
INPUTP | 1 | 57
EXPORTS | 1 | 12 | 11
EQ | 12 | 
   !RCLK4_B<3> = !CLK_40MHZ & chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd1;
    RCLK4_Bsig<0>.EXP  =  chip_comp/StatusDataSel<1> & 
	chip_comp/StatusDataSel<0> & !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	chip_comp/ACQENnB3Reg<3> & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1
	# !chip_comp/StatusDataSel<1> & 
	chip_comp/StatusDataSel<0> & !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	chip_comp/ACQENnB1Reg<3> & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1

MACROCELL | 8 | 13 | RST4n_Bsig<0>
ATTRIBUTES | 4629248 | 0
OUTPUTMC | 2 | 8 | 13 | 8 | 12
INPUTS | 12 | RST4n_B<0>  | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/TXREADOUTSTATE_FFd2  | chip_comp/TXREADOUTSTATE_FFd1  | chip_comp/DataPackageTXEn  | HFn_B<3>  | chip_comp/GenDataCMD  | chip_comp/LinkStablished  | HFn_B<2>  | HFn_B<1>  | HFn_B<0>
INPUTMC | 8 | 8 | 13 | 7 | 16 | 8 | 0 | 8 | 12 | 7 | 15 | 13 | 14 | 13 | 9 | 7 | 6
INPUTP | 4 | 8 | 7 | 6 | 4
EXPORTS | 1 | 8 | 12
EQ | 21 | 
   RST4n_B<0>.T = !RST4n_B<0> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1;
   RST4n_B<0>.CLK = CLK_40MHZ;	// GCK
   RST4n_B<0>.AR = POR;	// GSR
    RST4n_Bsig<0>.EXP  =  chip_comp/DataPackageTXEn & !HFn_B<3> & 
	!chip_comp/TXREADOUTSTATE_FFd3 & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1 & 
	!chip_comp/GenDataCMD & chip_comp/LinkStablished
	# chip_comp/DataPackageTXEn & !HFn_B<2> & 
	!chip_comp/TXREADOUTSTATE_FFd3 & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1 & 
	!chip_comp/GenDataCMD & chip_comp/LinkStablished
	# chip_comp/DataPackageTXEn & !HFn_B<1> & 
	!chip_comp/TXREADOUTSTATE_FFd3 & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1 & 
	!chip_comp/GenDataCMD & chip_comp/LinkStablished
	# chip_comp/DataPackageTXEn & !HFn_B<0> & 
	!chip_comp/TXREADOUTSTATE_FFd3 & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1 & 
	!chip_comp/GenDataCMD & chip_comp/LinkStablished
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 10 | 4 | RST4n_Bsig<1>
ATTRIBUTES | 4629248 | 0
OUTPUTMC | 2 | 10 | 4 | 10 | 3
INPUTS | 14 | RST4n_B<1>  | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/TXREADOUTSTATE_FFd2  | chip_comp/TXREADOUTSTATE_FFd1  | chip_comp/StatusDataSel<2>  | chip_comp/StatusDataSel<3>  | chip_comp/StatusDataSel<4>  | chip_comp/LinkStablished  | chip_comp/Datasig<4>  | chip_comp/StatusDataSel<1>  | chip_comp/TimerInterval<0>  | chip_comp/StatusDataSel<0>  | chip_comp/GenDataCMD
INPUTMC | 14 | 10 | 4 | 7 | 16 | 8 | 0 | 8 | 12 | 7 | 15 | 13 | 6 | 13 | 5 | 13 | 4 | 7 | 6 | 10 | 3 | 2 | 9 | 13 | 3 | 13 | 7 | 13 | 9
EXPORTS | 1 | 10 | 3
EQ | 22 | 
   RST4n_B<1>.T = !RST4n_B<1> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1;
   RST4n_B<1>.CLK = CLK_40MHZ;	// GCK
   RST4n_B<1>.AR = POR;	// GSR
    RST4n_Bsig<1>.EXP  =  !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	!chip_comp/TXREADOUTSTATE_FFd3 & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1 & 
	!chip_comp/LinkStablished & chip_comp/Datasig<4>
	# !chip_comp/StatusDataSel<1> & 
	chip_comp/TimerInterval<0> & !chip_comp/StatusDataSel<0> & 
	chip_comp/StatusDataSel<2> & !chip_comp/StatusDataSel<3> & 
	!chip_comp/StatusDataSel<4> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/GenDataCMD
	# !chip_comp/StatusDataSel<1> & 
	chip_comp/TimerInterval<0> & !chip_comp/StatusDataSel<0> & 
	chip_comp/StatusDataSel<2> & !chip_comp/StatusDataSel<3> & 
	!chip_comp/StatusDataSel<4> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/LinkStablished
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 10 | 11 | RST4n_Bsig<2>
ATTRIBUTES | 4629248 | 0
OUTPUTMC | 1 | 10 | 11
INPUTS | 5 | RST4n_B<2>  | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/TXREADOUTSTATE_FFd2  | chip_comp/TXREADOUTSTATE_FFd1
INPUTMC | 5 | 10 | 11 | 7 | 16 | 8 | 0 | 8 | 12 | 7 | 15
EQ | 5 | 
   RST4n_B<2>.T = !RST4n_B<2> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1;
   RST4n_B<2>.CLK = CLK_40MHZ;	// GCK
   RST4n_B<2>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 12 | 1 | RST4n_Bsig<3>
ATTRIBUTES | 4629248 | 0
OUTPUTMC | 2 | 12 | 1 | 12 | 0
INPUTS | 12 | RST4n_B<3>  | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/TXREADOUTSTATE_FFd2  | chip_comp/TXREADOUTSTATE_FFd1  | chip_comp/StatusDataSel<1>  | chip_comp/StatusDataSel<0>  | chip_comp/StatusDataSel<2>  | chip_comp/StatusDataSel<3>  | chip_comp/StatusDataSel<4>  | chip_comp/ACQENnB3Reg<1>  | chip_comp/ACQENnB1Reg<1>
INPUTMC | 12 | 12 | 1 | 7 | 16 | 8 | 0 | 8 | 12 | 7 | 15 | 2 | 9 | 13 | 7 | 13 | 6 | 13 | 5 | 13 | 4 | 15 | 2 | 15 | 13
EXPORTS | 1 | 12 | 0
EQ | 15 | 
   RST4n_B<3>.T = !RST4n_B<3> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1;
   RST4n_B<3>.CLK = CLK_40MHZ;	// GCK
   RST4n_B<3>.AR = POR;	// GSR
    RST4n_Bsig<3>.EXP  =  chip_comp/StatusDataSel<1> & 
	chip_comp/StatusDataSel<0> & !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	chip_comp/ACQENnB3Reg<1> & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1
	# !chip_comp/StatusDataSel<1> & 
	chip_comp/StatusDataSel<0> & !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	chip_comp/ACQENnB1Reg<1> & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 8 | 11 | Datasig<0>
ATTRIBUTES | 265984 | 0
OUTPUTMC | 1 | 8 | 10
INPUTS | 8 | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/Datasig<0>  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/TXREADOUTSTATE_FFd2  | chip_comp/TXREADOUTSTATE_FFd1  | chip_comp/SimulData<1>  | DATA_TSsig  | chip_comp/TXREADOUTSTATE_FFd2.EXP
INPUTMC | 8 | 7 | 16 | 10 | 0 | 8 | 0 | 8 | 12 | 7 | 15 | 11 | 12 | 4 | 8 | 8 | 12
EXPORTS | 1 | 8 | 10
IMPORTS | 1 | 8 | 12
EQ | 16 | 
   DATA<0> = chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/Datasig<0>
	# !chip_comp/TXREADOUTSTATE_FFd4 & 
	chip_comp/Datasig<0>
	# chip_comp/TXREADOUTSTATE_FFd2 & 
	chip_comp/Datasig<0>
;Imported pterms FB9_13
	# chip_comp/TXREADOUTSTATE_FFd1 & 
	chip_comp/Datasig<0>
	# !chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & chip_comp/SimulData<0>;
   DATA<0>.OE = !DATA_TSsig;
    Datasig<0>.EXP  =  !chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & chip_comp/SimulData<1>

MACROCELL | 6 | 2 | Datasig<10>
ATTRIBUTES | 265984 | 0
INPUTS | 7 | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/Datasig<10>  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/TXREADOUTSTATE_FFd2  | chip_comp/TXREADOUTSTATE_FFd1  | chip_comp/Datasig<10>.EXP  | DATA_TSsig
INPUTMC | 7 | 7 | 16 | 6 | 1 | 8 | 0 | 8 | 12 | 7 | 15 | 6 | 1 | 4 | 8
IMPORTS | 1 | 6 | 1
EQ | 13 | 
   DATA<10> = chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/Datasig<10>
	# !chip_comp/TXREADOUTSTATE_FFd4 & 
	chip_comp/Datasig<10>
	# chip_comp/TXREADOUTSTATE_FFd2 & 
	chip_comp/Datasig<10>
	# chip_comp/TXREADOUTSTATE_FFd1 & 
	chip_comp/Datasig<10>
;Imported pterms FB7_2
	# !chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & chip_comp/SimulData<10>;
   DATA<10>.OE = !DATA_TSsig;

MACROCELL | 4 | 16 | Datasig<11>
ATTRIBUTES | 265984 | 0
INPUTS | 7 | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/Datasig<11>  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/TXREADOUTSTATE_FFd2  | chip_comp/TXREADOUTSTATE_FFd1  | chip_comp/Datasig<12>.EXP  | DATA_TSsig
INPUTMC | 7 | 7 | 16 | 8 | 15 | 8 | 0 | 8 | 12 | 7 | 15 | 4 | 15 | 4 | 8
IMPORTS | 1 | 4 | 15
EQ | 13 | 
   DATA<11> = chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/Datasig<11>
	# !chip_comp/TXREADOUTSTATE_FFd4 & 
	chip_comp/Datasig<11>
	# chip_comp/TXREADOUTSTATE_FFd2 & 
	chip_comp/Datasig<11>
	# chip_comp/TXREADOUTSTATE_FFd1 & 
	chip_comp/Datasig<11>
;Imported pterms FB5_16
	# !chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & chip_comp/SimulData<11>;
   DATA<11>.OE = !DATA_TSsig;

MACROCELL | 4 | 14 | Datasig<12>
ATTRIBUTES | 265984 | 0
OUTPUTMC | 1 | 4 | 15
INPUTS | 10 | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/Datasig<12>  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/StatusDataSel<2>  | chip_comp/TXREADOUTSTATE_FFd2  | chip_comp/TXREADOUTSTATE_FFd1  | DATA_TSsig  | chip_comp/GenDataCMD  | chip_comp/LinkStablished  | Datasig<13>.EXP
INPUTMC | 10 | 7 | 16 | 4 | 15 | 8 | 0 | 13 | 6 | 8 | 12 | 7 | 15 | 4 | 8 | 13 | 9 | 7 | 6 | 4 | 13
EXPORTS | 1 | 4 | 15
IMPORTS | 1 | 4 | 13
EQ | 21 | 
   DATA<12> = chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/Datasig<12>
	# !chip_comp/TXREADOUTSTATE_FFd4 & 
	chip_comp/Datasig<12>
;Imported pterms FB5_14
	# chip_comp/TXREADOUTSTATE_FFd2 & 
	chip_comp/Datasig<12>
	# chip_comp/TXREADOUTSTATE_FFd1 & 
	chip_comp/Datasig<12>
	# !chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & chip_comp/SimulData<12>;
   DATA<12>.OE = !DATA_TSsig;
    Datasig<12>.EXP  =  chip_comp/StatusDataSel<2> & 
	!chip_comp/TXREADOUTSTATE_FFd3 & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1 & 
	!chip_comp/GenDataCMD
	# chip_comp/StatusDataSel<2> & 
	!chip_comp/TXREADOUTSTATE_FFd3 & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1 & 
	!chip_comp/LinkStablished

MACROCELL | 4 | 13 | Datasig<13>
ATTRIBUTES | 265984 | 0
OUTPUTMC | 1 | 4 | 14
INPUTS | 9 | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/Datasig<13>  | chip_comp/TXREADOUTSTATE_FFd2  | chip_comp/Datasig<12>  | chip_comp/TXREADOUTSTATE_FFd1  | chip_comp/TXREADOUTSTATE_FFd4  | DATA_TSsig  | chip_comp/SimulData<12>  | chip_comp/ACLKCounter<0>.EXP
INPUTMC | 9 | 7 | 16 | 7 | 17 | 8 | 12 | 4 | 15 | 7 | 15 | 8 | 0 | 4 | 8 | 11 | 15 | 4 | 12
EXPORTS | 1 | 4 | 14
IMPORTS | 1 | 4 | 12
EQ | 20 | 
   DATA<13> = chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/Datasig<13>
;Imported pterms FB5_13
	# !chip_comp/TXREADOUTSTATE_FFd4 & 
	chip_comp/Datasig<13>
	# chip_comp/TXREADOUTSTATE_FFd2 & 
	chip_comp/Datasig<13>
	# chip_comp/TXREADOUTSTATE_FFd1 & 
	chip_comp/Datasig<13>
	# !chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & chip_comp/SimulData<13>;
   DATA<13>.OE = !DATA_TSsig;
    Datasig<13>.EXP  =  chip_comp/TXREADOUTSTATE_FFd2 & 
	chip_comp/Datasig<12>
	# chip_comp/TXREADOUTSTATE_FFd1 & 
	chip_comp/Datasig<12>
	# !chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & chip_comp/SimulData<12>

MACROCELL | 4 | 11 | Datasig<14>
ATTRIBUTES | 265984 | 0
INPUTS | 7 | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/Datasig<14>  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/TXREADOUTSTATE_FFd2  | chip_comp/TXREADOUTSTATE_FFd1  | chip_comp/Datasig<14>.EXP  | DATA_TSsig
INPUTMC | 7 | 7 | 16 | 4 | 10 | 8 | 0 | 8 | 12 | 7 | 15 | 4 | 10 | 4 | 8
IMPORTS | 1 | 4 | 10
EQ | 13 | 
   DATA<14> = chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/Datasig<14>
	# !chip_comp/TXREADOUTSTATE_FFd4 & 
	chip_comp/Datasig<14>
	# chip_comp/TXREADOUTSTATE_FFd2 & 
	chip_comp/Datasig<14>
	# chip_comp/TXREADOUTSTATE_FFd1 & 
	chip_comp/Datasig<14>
;Imported pterms FB5_11
	# !chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & chip_comp/SimulData<14>;
   DATA<14>.OE = !DATA_TSsig;

MACROCELL | 4 | 9 | Datasig<15>
ATTRIBUTES | 265984 | 0
OUTPUTMC | 1 | 4 | 10
INPUTS | 10 | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/Datasig<15>  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/StatusDataSel<4>  | chip_comp/TXREADOUTSTATE_FFd2  | chip_comp/TXREADOUTSTATE_FFd1  | DATA_TSsig  | chip_comp/GenDataCMD  | chip_comp/LinkStablished  | DATA_TSsig.EXP
INPUTMC | 10 | 7 | 16 | 8 | 9 | 8 | 0 | 13 | 4 | 8 | 12 | 7 | 15 | 4 | 8 | 13 | 9 | 7 | 6 | 4 | 8
EXPORTS | 1 | 4 | 10
IMPORTS | 1 | 4 | 8
EQ | 21 | 
   DATA<15> = chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/Datasig<15>
	# !chip_comp/TXREADOUTSTATE_FFd4 & 
	chip_comp/Datasig<15>
;Imported pterms FB5_9
	# chip_comp/TXREADOUTSTATE_FFd2 & 
	chip_comp/Datasig<15>
	# chip_comp/TXREADOUTSTATE_FFd1 & 
	chip_comp/Datasig<15>
	# !chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & chip_comp/SimulData<15>;
   DATA<15>.OE = !DATA_TSsig;
    Datasig<15>.EXP  =  chip_comp/StatusDataSel<4> & 
	!chip_comp/TXREADOUTSTATE_FFd3 & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1 & 
	!chip_comp/GenDataCMD
	# chip_comp/StatusDataSel<4> & 
	!chip_comp/TXREADOUTSTATE_FFd3 & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1 & 
	!chip_comp/LinkStablished

MACROCELL | 8 | 10 | Datasig<1>
ATTRIBUTES | 265984 | 0
INPUTS | 7 | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/Datasig<1>  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/TXREADOUTSTATE_FFd2  | chip_comp/TXREADOUTSTATE_FFd1  | Datasig<0>.EXP  | DATA_TSsig
INPUTMC | 7 | 7 | 16 | 12 | 17 | 8 | 0 | 8 | 12 | 7 | 15 | 8 | 11 | 4 | 8
IMPORTS | 1 | 8 | 11
EQ | 13 | 
   DATA<1> = chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/Datasig<1>
	# !chip_comp/TXREADOUTSTATE_FFd4 & 
	chip_comp/Datasig<1>
	# chip_comp/TXREADOUTSTATE_FFd2 & 
	chip_comp/Datasig<1>
	# chip_comp/TXREADOUTSTATE_FFd1 & 
	chip_comp/Datasig<1>
;Imported pterms FB9_12
	# !chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & chip_comp/SimulData<1>;
   DATA<1>.OE = !DATA_TSsig;

MACROCELL | 8 | 7 | Datasig<2>
ATTRIBUTES | 265984 | 0
INPUTS | 7 | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/Datasig<2>  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/TXREADOUTSTATE_FFd2  | chip_comp/TXREADOUTSTATE_FFd1  | chip_comp/GenDatasig.EXP  | DATA_TSsig
INPUTMC | 7 | 7 | 16 | 10 | 14 | 8 | 0 | 8 | 12 | 7 | 15 | 8 | 6 | 4 | 8
IMPORTS | 1 | 8 | 6
EQ | 13 | 
   DATA<2> = chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/Datasig<2>
	# !chip_comp/TXREADOUTSTATE_FFd4 & 
	chip_comp/Datasig<2>
	# chip_comp/TXREADOUTSTATE_FFd2 & 
	chip_comp/Datasig<2>
	# chip_comp/TXREADOUTSTATE_FFd1 & 
	chip_comp/Datasig<2>
;Imported pterms FB9_7
	# !chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & chip_comp/SimulData<2>;
   DATA<2>.OE = !DATA_TSsig;

MACROCELL | 8 | 5 | Datasig<3>
ATTRIBUTES | 265984 | 0
OUTPUTMC | 1 | 8 | 6
INPUTS | 8 | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/Datasig<3>  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/TXREADOUTSTATE_FFd2  | HFn_B<0>  | chip_comp/TXREADOUTSTATE_FFd1  | DATA_TSsig  | Datasig<4>.EXP
INPUTMC | 7 | 7 | 16 | 12 | 12 | 8 | 0 | 8 | 12 | 7 | 15 | 4 | 8 | 8 | 4
INPUTP | 1 | 4
EXPORTS | 1 | 8 | 6
IMPORTS | 1 | 8 | 4
EQ | 16 | 
   DATA<3> = chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/Datasig<3>
	# !chip_comp/TXREADOUTSTATE_FFd4 & 
	chip_comp/Datasig<3>
	# chip_comp/TXREADOUTSTATE_FFd2 & 
	chip_comp/Datasig<3>
;Imported pterms FB9_5
	# chip_comp/TXREADOUTSTATE_FFd1 & 
	chip_comp/Datasig<3>
	# !chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & chip_comp/SimulData<3>;
   DATA<3>.OE = !DATA_TSsig;
    Datasig<3>.EXP  =  HFn_B<0> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1

MACROCELL | 8 | 4 | Datasig<4>
ATTRIBUTES | 265984 | 0
OUTPUTMC | 1 | 8 | 5
INPUTS | 9 | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/Datasig<4>  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/TXREADOUTSTATE_FFd1  | chip_comp/Datasig<3>  | chip_comp/TXREADOUTSTATE_FFd2  | DATA_TSsig  | chip_comp/SimulData<3>  | EXP32_.EXP
INPUTMC | 9 | 7 | 16 | 10 | 3 | 8 | 0 | 7 | 15 | 12 | 12 | 8 | 12 | 4 | 8 | 11 | 10 | 8 | 3
EXPORTS | 1 | 8 | 5
IMPORTS | 1 | 8 | 3
EQ | 18 | 
   DATA<4> = chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/Datasig<4>
	# !chip_comp/TXREADOUTSTATE_FFd4 & 
	chip_comp/Datasig<4>
;Imported pterms FB9_4
	# chip_comp/TXREADOUTSTATE_FFd2 & 
	chip_comp/Datasig<4>
	# chip_comp/TXREADOUTSTATE_FFd1 & 
	chip_comp/Datasig<4>
	# !chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & chip_comp/SimulData<4>;
   DATA<4>.OE = !DATA_TSsig;
    Datasig<4>.EXP  =  chip_comp/TXREADOUTSTATE_FFd1 & 
	chip_comp/Datasig<3>
	# !chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & chip_comp/SimulData<3>

MACROCELL | 8 | 2 | Datasig<5>
ATTRIBUTES | 265984 | 0
INPUTS | 7 | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/Datasig<5>  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/TXREADOUTSTATE_FFd2  | chip_comp/TXREADOUTSTATE_FFd1  | Datasig<6>.EXP  | DATA_TSsig
INPUTMC | 7 | 7 | 16 | 6 | 6 | 8 | 0 | 8 | 12 | 7 | 15 | 8 | 1 | 4 | 8
IMPORTS | 1 | 8 | 1
EQ | 13 | 
   DATA<5> = chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/Datasig<5>
	# !chip_comp/TXREADOUTSTATE_FFd4 & 
	chip_comp/Datasig<5>
	# chip_comp/TXREADOUTSTATE_FFd2 & 
	chip_comp/Datasig<5>
	# chip_comp/TXREADOUTSTATE_FFd1 & 
	chip_comp/Datasig<5>
;Imported pterms FB9_2
	# !chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & chip_comp/SimulData<5>;
   DATA<5>.OE = !DATA_TSsig;

MACROCELL | 8 | 1 | Datasig<6>
ATTRIBUTES | 265984 | 0
OUTPUTMC | 1 | 8 | 2
INPUTS | 8 | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/Datasig<6>  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/TXREADOUTSTATE_FFd2  | chip_comp/TXREADOUTSTATE_FFd1  | chip_comp/SimulData<5>  | DATA_TSsig  | chip_comp/TXREADOUTSTATE_FFd4.EXP
INPUTMC | 8 | 7 | 16 | 12 | 3 | 8 | 0 | 8 | 12 | 7 | 15 | 11 | 8 | 4 | 8 | 8 | 0
EXPORTS | 1 | 8 | 2
IMPORTS | 1 | 8 | 0
EQ | 16 | 
   DATA<6> = chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/Datasig<6>
	# !chip_comp/TXREADOUTSTATE_FFd4 & 
	chip_comp/Datasig<6>
	# chip_comp/TXREADOUTSTATE_FFd2 & 
	chip_comp/Datasig<6>
;Imported pterms FB9_1
	# chip_comp/TXREADOUTSTATE_FFd1 & 
	chip_comp/Datasig<6>
	# !chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & chip_comp/SimulData<6>;
   DATA<6>.OE = !DATA_TSsig;
    Datasig<6>.EXP  =  !chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & chip_comp/SimulData<5>

MACROCELL | 6 | 14 | Datasig<7>
ATTRIBUTES | 265984 | 0
OUTPUTMC | 1 | 6 | 15
INPUTS | 14 | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/Datasig<7>  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/TXREADOUTSTATE_FFd2  | chip_comp/StatusDataSel<1>  | chip_comp/StatusDataSel<0>  | DATA_TSsig  | chip_comp/SamplingClock<1>  | chip_comp/StatusDataSel<2>  | chip_comp/StatusDataSel<3>  | chip_comp/StatusDataSel<4>  | chip_comp/TXREADOUTSTATE_FFd1  | chip_comp/LinkStablished  | EXP29_.EXP
INPUTMC | 14 | 7 | 16 | 6 | 10 | 8 | 0 | 8 | 12 | 2 | 9 | 13 | 7 | 4 | 8 | 2 | 10 | 13 | 6 | 13 | 5 | 13 | 4 | 7 | 15 | 7 | 6 | 6 | 13
EXPORTS | 1 | 6 | 15
IMPORTS | 1 | 6 | 13
EQ | 19 | 
   DATA<7> = chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/Datasig<7>
	# !chip_comp/TXREADOUTSTATE_FFd4 & 
	chip_comp/Datasig<7>
	# chip_comp/TXREADOUTSTATE_FFd2 & 
	chip_comp/Datasig<7>
;Imported pterms FB7_14
	# chip_comp/TXREADOUTSTATE_FFd1 & 
	chip_comp/Datasig<7>
	# !chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & chip_comp/SimulData<7>;
   DATA<7>.OE = !DATA_TSsig;
    Datasig<7>.EXP  =  !chip_comp/StatusDataSel<1> & 
	!chip_comp/StatusDataSel<0> & chip_comp/SamplingClock<1> & 
	chip_comp/StatusDataSel<2> & !chip_comp/StatusDataSel<3> & 
	!chip_comp/StatusDataSel<4> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/LinkStablished

MACROCELL | 6 | 11 | Datasig<8>
ATTRIBUTES | 265984 | 0
OUTPUTMC | 1 | 6 | 10
INPUTS | 13 | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/Datasig<8>  | TMODE  | chip_comp/StatusDataSel<4>  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/TXREADOUTSTATE_FFd2  | DATA_TSsig  | chip_comp/TXREADOUTSTATE_FFd1  | chip_comp/GenDataCMD  | chip_comp/LinkStablished  | chip_comp/StatusDataSel<1>  | chip_comp/StatusDataSel<2>  | EXP28_.EXP
INPUTMC | 13 | 7 | 16 | 6 | 16 | 15 | 11 | 13 | 4 | 8 | 0 | 8 | 12 | 4 | 8 | 7 | 15 | 13 | 9 | 7 | 6 | 2 | 9 | 13 | 6 | 6 | 12
EXPORTS | 1 | 6 | 10
IMPORTS | 1 | 6 | 12
EQ | 22 | 
   DATA<8> = chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/Datasig<8>
;Imported pterms FB7_13
	# !chip_comp/TXREADOUTSTATE_FFd4 & 
	chip_comp/Datasig<8>
	# chip_comp/TXREADOUTSTATE_FFd2 & 
	chip_comp/Datasig<8>
	# chip_comp/TXREADOUTSTATE_FFd1 & 
	chip_comp/Datasig<8>
	# !chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & chip_comp/SimulData<8>;
   DATA<8>.OE = !DATA_TSsig;
    Datasig<8>.EXP  =  TMODE & chip_comp/StatusDataSel<4> & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1
	# !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1 & 
	chip_comp/GenDataCMD & chip_comp/LinkStablished
	# TMODE & chip_comp/StatusDataSel<1> & 
	chip_comp/StatusDataSel<2> & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1

MACROCELL | 6 | 4 | Datasig<9>
ATTRIBUTES | 265984 | 0
OUTPUTMC | 1 | 6 | 5
INPUTS | 13 | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/Datasig<9>  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/TXREADOUTSTATE_FFd2  | chip_comp/StatusDataSel<1>  | chip_comp/TimerInterval<1>  | DATA_TSsig  | chip_comp/StatusDataSel<0>  | chip_comp/StatusDataSel<2>  | chip_comp/StatusDataSel<3>  | chip_comp/StatusDataSel<4>  | chip_comp/TXREADOUTSTATE_FFd1  | EXP23_.EXP
INPUTMC | 13 | 7 | 16 | 4 | 0 | 8 | 0 | 8 | 12 | 2 | 9 | 2 | 8 | 4 | 8 | 13 | 7 | 13 | 6 | 13 | 5 | 13 | 4 | 7 | 15 | 6 | 3
EXPORTS | 1 | 6 | 5
IMPORTS | 1 | 6 | 3
EQ | 18 | 
   DATA<9> = chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/Datasig<9>
	# !chip_comp/TXREADOUTSTATE_FFd4 & 
	chip_comp/Datasig<9>
	# chip_comp/TXREADOUTSTATE_FFd2 & 
	chip_comp/Datasig<9>
;Imported pterms FB7_4
	# chip_comp/TXREADOUTSTATE_FFd1 & 
	chip_comp/Datasig<9>
	# !chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & chip_comp/SimulData<9>;
   DATA<9>.OE = !DATA_TSsig;
    Datasig<9>.EXP  =  !chip_comp/StatusDataSel<1> & 
	chip_comp/TimerInterval<1> & !chip_comp/StatusDataSel<0> & 
	chip_comp/StatusDataSel<2> & !chip_comp/StatusDataSel<3> & 
	!chip_comp/StatusDataSel<4> & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1

MACROCELL | 7 | 16 | chip_comp/TXREADOUTSTATE_FFd3
ATTRIBUTES | 8561408 | 0
OUTPUTMC | 78 | 12 | 10 | 8 | 13 | 10 | 4 | 10 | 11 | 12 | 1 | 8 | 11 | 6 | 2 | 4 | 16 | 4 | 14 | 4 | 13 | 4 | 11 | 4 | 9 | 8 | 10 | 8 | 7 | 8 | 5 | 8 | 4 | 8 | 2 | 8 | 1 | 6 | 14 | 6 | 11 | 6 | 4 | 7 | 16 | 8 | 0 | 8 | 12 | 7 | 15 | 4 | 8 | 8 | 6 | 6 | 6 | 6 | 10 | 4 | 0 | 8 | 15 | 7 | 17 | 8 | 9 | 12 | 17 | 12 | 12 | 10 | 3 | 12 | 3 | 6 | 16 | 10 | 0 | 6 | 1 | 4 | 15 | 4 | 10 | 10 | 14 | 8 | 16 | 10 | 9 | 10 | 12 | 12 | 7 | 10 | 16 | 10 | 10 | 10 | 2 | 4 | 1 | 4 | 7 | 4 | 12 | 4 | 17 | 6 | 0 | 6 | 3 | 6 | 5 | 6 | 7 | 6 | 8 | 6 | 9 | 6 | 12 | 6 | 13 | 6 | 15 | 6 | 17 | 7 | 0 | 8 | 3 | 8 | 8 | 8 | 14 | 8 | 17 | 10 | 1 | 10 | 13 | 10 | 15 | 10 | 17 | 12 | 2 | 12 | 4 | 12 | 5 | 12 | 11 | 12 | 16
INPUTS | 9 | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/TXREADOUTSTATE_FFd1  | chip_comp/GenDataDonesig  | HFn_B<0>  | chip_comp/TXREADOUTSTATE_FFd2  | HFn_B<1>  | chip_comp/Datasig<13>  | chip_comp/TXREADOUTSTATE_FFd1.EXP
INPUTMC | 7 | 7 | 16 | 8 | 0 | 7 | 15 | 14 | 0 | 8 | 12 | 7 | 17 | 7 | 15
INPUTP | 2 | 4 | 6
EXPORTS | 1 | 7 | 17
IMPORTS | 1 | 7 | 15
EQ | 19 | 
   chip_comp/TXREADOUTSTATE_FFd3.D = chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4
	# HFn_B<0> & chip_comp/TXREADOUTSTATE_FFd4 & 
	chip_comp/TXREADOUTSTATE_FFd2
	# chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/GenDataDonesig
	# !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd2 & 
	chip_comp/GenDataDonesig
;Imported pterms FB8_16
	# !HFn_B<3> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd1
	# !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & chip_comp/GenDataCMD & chip_comp/LinkStablished;
   chip_comp/TXREADOUTSTATE_FFd3.CLK = CLK_40MHZ;	// GCK
   chip_comp/TXREADOUTSTATE_FFd3.AR = POR;	// GSR
    chip_comp/TXREADOUTSTATE_FFd3.EXP  =  HFn_B<1> & chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/Datasig<13>
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 8 | 0 | chip_comp/TXREADOUTSTATE_FFd4
ATTRIBUTES | 8561408 | 0
OUTPUTMC | 79 | 8 | 13 | 10 | 4 | 10 | 11 | 12 | 1 | 8 | 11 | 6 | 2 | 4 | 16 | 4 | 14 | 4 | 12 | 4 | 11 | 4 | 9 | 8 | 10 | 8 | 7 | 8 | 5 | 8 | 4 | 8 | 2 | 8 | 1 | 6 | 14 | 6 | 9 | 6 | 4 | 7 | 16 | 8 | 0 | 8 | 12 | 7 | 15 | 4 | 8 | 8 | 6 | 6 | 6 | 6 | 10 | 4 | 0 | 8 | 15 | 7 | 17 | 8 | 9 | 12 | 17 | 12 | 12 | 10 | 3 | 12 | 3 | 6 | 16 | 10 | 0 | 6 | 1 | 4 | 15 | 4 | 10 | 10 | 14 | 8 | 16 | 10 | 9 | 10 | 12 | 12 | 7 | 4 | 1 | 4 | 7 | 4 | 13 | 4 | 17 | 6 | 0 | 6 | 3 | 6 | 5 | 6 | 7 | 6 | 8 | 6 | 11 | 6 | 12 | 6 | 13 | 6 | 15 | 6 | 17 | 7 | 0 | 8 | 3 | 8 | 8 | 8 | 14 | 8 | 17 | 10 | 1 | 10 | 2 | 10 | 13 | 10 | 15 | 10 | 16 | 10 | 17 | 12 | 0 | 12 | 2 | 12 | 4 | 12 | 5 | 12 | 10 | 12 | 11 | 12 | 13 | 12 | 16
INPUTS | 10 | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/TXREADOUTSTATE_FFd1  | chip_comp/GenDataDonesig  | HFn_B<0>  | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/TXREADOUTSTATE_FFd2  | HFn_B<2>  | chip_comp/Datasig<6>  | chip_comp/SimulData<6>  | EXP35_.EXP
INPUTMC | 8 | 8 | 0 | 7 | 15 | 14 | 0 | 7 | 16 | 8 | 12 | 12 | 3 | 11 | 7 | 8 | 17
INPUTP | 2 | 4 | 7
EXPORTS | 1 | 8 | 1
IMPORTS | 1 | 8 | 17
EQ | 41 | 
   chip_comp/TXREADOUTSTATE_FFd4.D = chip_comp/TXREADOUTSTATE_FFd4 & 
	chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/GenDataDonesig
	# !HFn_B<2> & chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd2
	# HFn_B<0> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd2
;Imported pterms FB9_18
	# !HFn_B<1> & chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2
	# chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/GenDataDonesig
	# chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1
	# !chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/GenDataDonesig
	# !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd2 & 
	chip_comp/GenDataDonesig
;Imported pterms FB9_17
	# chip_comp/DataPackageTXEn & !HFn_B<3> & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/GenDataCMD & chip_comp/LinkStablished
	# chip_comp/DataPackageTXEn & !HFn_B<2> & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/GenDataCMD & chip_comp/LinkStablished
	# chip_comp/DataPackageTXEn & !HFn_B<1> & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/GenDataCMD & chip_comp/LinkStablished
	# chip_comp/DataPackageTXEn & !HFn_B<0> & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/GenDataCMD & chip_comp/LinkStablished;
   chip_comp/TXREADOUTSTATE_FFd4.CLK = CLK_40MHZ;	// GCK
   chip_comp/TXREADOUTSTATE_FFd4.AR = POR;	// GSR
    chip_comp/TXREADOUTSTATE_FFd4.EXP  =  chip_comp/TXREADOUTSTATE_FFd1 & 
	chip_comp/Datasig<6>
	# !chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & chip_comp/SimulData<6>
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 8 | 12 | chip_comp/TXREADOUTSTATE_FFd2
ATTRIBUTES | 8561408 | 0
OUTPUTMC | 77 | 8 | 13 | 10 | 4 | 10 | 11 | 12 | 1 | 8 | 11 | 6 | 2 | 4 | 16 | 4 | 13 | 4 | 12 | 4 | 11 | 4 | 7 | 8 | 10 | 8 | 7 | 8 | 5 | 8 | 3 | 8 | 2 | 8 | 1 | 6 | 14 | 6 | 9 | 6 | 4 | 7 | 16 | 8 | 0 | 8 | 12 | 7 | 15 | 4 | 8 | 8 | 6 | 6 | 6 | 6 | 10 | 4 | 0 | 8 | 15 | 7 | 17 | 8 | 9 | 12 | 17 | 12 | 12 | 10 | 3 | 12 | 3 | 6 | 16 | 10 | 0 | 6 | 1 | 4 | 15 | 4 | 10 | 10 | 14 | 8 | 16 | 10 | 9 | 10 | 12 | 12 | 7 | 4 | 1 | 4 | 9 | 4 | 14 | 4 | 17 | 6 | 0 | 6 | 3 | 6 | 5 | 6 | 7 | 6 | 8 | 6 | 11 | 6 | 12 | 6 | 13 | 6 | 15 | 6 | 17 | 8 | 4 | 8 | 8 | 8 | 17 | 10 | 1 | 10 | 2 | 10 | 13 | 10 | 15 | 10 | 16 | 10 | 17 | 12 | 0 | 12 | 2 | 12 | 4 | 12 | 5 | 12 | 10 | 12 | 11 | 12 | 13 | 12 | 16
INPUTS | 9 | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/TXREADOUTSTATE_FFd4  | HFn_B<0>  | chip_comp/TXREADOUTSTATE_FFd2  | chip_comp/GenDataDonesig  | chip_comp/TXREADOUTSTATE_FFd1  | chip_comp/Datasig<0>  | chip_comp/SimulData<0>  | RST4n_Bsig<0>.EXP
INPUTMC | 8 | 7 | 16 | 8 | 0 | 8 | 12 | 14 | 0 | 7 | 15 | 10 | 0 | 9 | 0 | 8 | 13
INPUTP | 1 | 4
EXPORTS | 1 | 8 | 11
IMPORTS | 1 | 8 | 13
EQ | 31 | 
   chip_comp/TXREADOUTSTATE_FFd2.D = chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4
	# !HFn_B<0> & chip_comp/TXREADOUTSTATE_FFd4 & 
	chip_comp/TXREADOUTSTATE_FFd2
	# !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/GenDataDonesig
;Imported pterms FB9_14
	# chip_comp/DataPackageTXEn & !HFn_B<3> & 
	!chip_comp/TXREADOUTSTATE_FFd3 & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1 & 
	!chip_comp/GenDataCMD & chip_comp/LinkStablished
	# chip_comp/DataPackageTXEn & !HFn_B<2> & 
	!chip_comp/TXREADOUTSTATE_FFd3 & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1 & 
	!chip_comp/GenDataCMD & chip_comp/LinkStablished
	# chip_comp/DataPackageTXEn & !HFn_B<1> & 
	!chip_comp/TXREADOUTSTATE_FFd3 & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1 & 
	!chip_comp/GenDataCMD & chip_comp/LinkStablished
	# chip_comp/DataPackageTXEn & !HFn_B<0> & 
	!chip_comp/TXREADOUTSTATE_FFd3 & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1 & 
	!chip_comp/GenDataCMD & chip_comp/LinkStablished;
   chip_comp/TXREADOUTSTATE_FFd2.CLK = CLK_40MHZ;	// GCK
   chip_comp/TXREADOUTSTATE_FFd2.AR = POR;	// GSR
    chip_comp/TXREADOUTSTATE_FFd2.EXP  =  chip_comp/TXREADOUTSTATE_FFd1 & 
	chip_comp/Datasig<0>
	# !chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & chip_comp/SimulData<0>
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 7 | 15 | chip_comp/TXREADOUTSTATE_FFd1
ATTRIBUTES | 4367104 | 0
OUTPUTMC | 80 | 12 | 10 | 8 | 13 | 10 | 4 | 10 | 11 | 12 | 1 | 8 | 8 | 6 | 2 | 4 | 16 | 4 | 13 | 4 | 12 | 4 | 11 | 4 | 7 | 8 | 10 | 8 | 7 | 8 | 4 | 8 | 3 | 8 | 2 | 7 | 0 | 6 | 13 | 6 | 9 | 6 | 3 | 7 | 16 | 8 | 0 | 8 | 11 | 7 | 15 | 4 | 8 | 8 | 6 | 6 | 6 | 6 | 10 | 4 | 0 | 8 | 15 | 7 | 17 | 8 | 9 | 12 | 17 | 12 | 12 | 10 | 3 | 12 | 3 | 6 | 16 | 10 | 0 | 6 | 1 | 4 | 15 | 4 | 10 | 10 | 14 | 8 | 16 | 10 | 9 | 10 | 12 | 12 | 7 | 10 | 16 | 10 | 10 | 10 | 2 | 4 | 1 | 4 | 9 | 4 | 14 | 4 | 17 | 6 | 0 | 6 | 4 | 6 | 5 | 6 | 7 | 6 | 8 | 6 | 11 | 6 | 12 | 6 | 14 | 6 | 15 | 6 | 17 | 8 | 1 | 8 | 5 | 8 | 12 | 8 | 14 | 8 | 17 | 10 | 1 | 10 | 13 | 10 | 15 | 10 | 17 | 12 | 0 | 12 | 2 | 12 | 4 | 12 | 5 | 12 | 11 | 12 | 13 | 12 | 16
INPUTS | 8 | HFn_B<3>  | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/TXREADOUTSTATE_FFd1  | chip_comp/TXREADOUTSTATE_FFd2  | chip_comp/GenDataDonesig  | chip_comp/GenDataCMD  | chip_comp/LinkStablished
INPUTMC | 7 | 7 | 16 | 8 | 0 | 7 | 15 | 8 | 12 | 14 | 0 | 13 | 9 | 7 | 6
INPUTP | 1 | 8
EXPORTS | 1 | 7 | 16
EQ | 15 | 
   chip_comp/TXREADOUTSTATE_FFd1.T = HFn_B<3> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd1
	# chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1
	# chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	chip_comp/TXREADOUTSTATE_FFd1 & chip_comp/GenDataDonesig;
   chip_comp/TXREADOUTSTATE_FFd1.CLK = CLK_40MHZ;	// GCK
   chip_comp/TXREADOUTSTATE_FFd1.AR = POR;	// GSR
    chip_comp/TXREADOUTSTATE_FFd1.EXP  =  !HFn_B<3> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd1
	# !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & chip_comp/GenDataCMD & chip_comp/LinkStablished
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 13 | 9 | chip_comp/GenDataCMD
ATTRIBUTES | 4367104 | 0
OUTPUTMC | 29 | 7 | 15 | 6 | 17 | 6 | 15 | 13 | 9 | 4 | 1 | 6 | 7 | 10 | 14 | 8 | 14 | 7 | 0 | 8 | 8 | 12 | 13 | 12 | 4 | 10 | 3 | 12 | 3 | 6 | 16 | 10 | 0 | 6 | 0 | 4 | 14 | 4 | 9 | 6 | 11 | 8 | 13 | 8 | 16 | 10 | 1 | 10 | 4 | 10 | 13 | 10 | 15 | 10 | 17 | 12 | 0 | 12 | 2
INPUTS | 11 | chip_comp/GenDataCMD  | chip_comp/TXMAINSTATE_FFd1  | chip_comp/TXMAINSTATE_FFd2  | chip_comp/CommandReceived<10>  | chip_comp/CommandReceived<13>  | chip_comp/CommandReceived<14>  | chip_comp/CommandReceived<9>  | chip_comp/CommandReceived<11>  | chip_comp/CommandReceived<12>  | chip_comp/CommandReceived<15>  | chip_comp/CommandReceived<8>
INPUTMC | 11 | 13 | 9 | 2 | 2 | 7 | 5 | 3 | 16 | 3 | 13 | 3 | 12 | 5 | 15 | 3 | 15 | 3 | 14 | 3 | 11 | 5 | 16
EQ | 9 | 
   chip_comp/GenDataCMD.T = chip_comp/GenDataCMD & !chip_comp/TXMAINSTATE_FFd1 & 
	!chip_comp/TXMAINSTATE_FFd2
	# chip_comp/CommandReceived<10> & 
	chip_comp/CommandReceived<13> & chip_comp/CommandReceived<14> & 
	chip_comp/CommandReceived<9> & !chip_comp/CommandReceived<11> & 
	!chip_comp/CommandReceived<12> & !chip_comp/CommandReceived<15> & 
	chip_comp/CommandReceived<8> & !chip_comp/GenDataCMD & chip_comp/TXMAINSTATE_FFd1;
   chip_comp/GenDataCMD.CLK = CLK_40MHZ;	// GCK
   chip_comp/GenDataCMD.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 5 | 14 | chip_comp/ReceiveCommandComp/clr_sr
ATTRIBUTES | 8561408 | 0
OUTPUTMC | 21 | 5 | 2 | 5 | 1 | 5 | 0 | 5 | 12 | 5 | 11 | 5 | 10 | 5 | 9 | 5 | 8 | 5 | 7 | 5 | 6 | 5 | 5 | 5 | 4 | 5 | 3 | 9 | 14 | 9 | 12 | 9 | 8 | 9 | 6 | 9 | 3 | 9 | 2 | 9 | 1 | 5 | 13
INPUTS | 4 | chip_comp/ReceiveCommandComp/sr<1>  | chip_comp/ReceiveCommandComp/sr<2>  | chip_comp/ReceiveCommandComp/sr<3>  | chip_comp/ReceiveCommandComp/sr<0>
INPUTMC | 4 | 5 | 2 | 5 | 1 | 5 | 0 | 5 | 13
EQ | 5 | 
   chip_comp/ReceiveCommandComp/clr_sr.D = chip_comp/ReceiveCommandComp/sr<1> & 
	!chip_comp/ReceiveCommandComp/sr<2> & chip_comp/ReceiveCommandComp/sr<3> & 
	chip_comp/ReceiveCommandComp/sr<0>;
   chip_comp/ReceiveCommandComp/clr_sr.CLK = CLK_40MHZ;	// GCK
   chip_comp/ReceiveCommandComp/clr_sr.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 7 | 6 | chip_comp/LinkStablished
ATTRIBUTES | 8561408 | 0
OUTPUTMC | 28 | 7 | 15 | 6 | 17 | 6 | 14 | 7 | 6 | 4 | 1 | 6 | 7 | 10 | 13 | 8 | 14 | 7 | 0 | 8 | 8 | 12 | 13 | 12 | 5 | 10 | 2 | 12 | 2 | 6 | 15 | 8 | 16 | 6 | 0 | 4 | 14 | 4 | 9 | 6 | 11 | 8 | 13 | 10 | 1 | 10 | 4 | 10 | 15 | 10 | 16 | 10 | 17 | 12 | 0 | 12 | 4
INPUTS | 3 | chip_comp/TXMAINSTATE_FFd1  | chip_comp/TXMAINSTATE_FFd2  | chip_comp/LinkStablished
INPUTMC | 3 | 2 | 2 | 7 | 5 | 7 | 6
EQ | 6 | 
   chip_comp/LinkStablished.D = chip_comp/LinkStablished & 
	chip_comp/TXMAINSTATE_FFd1
	# !chip_comp/TXMAINSTATE_FFd1 & 
	!chip_comp/TXMAINSTATE_FFd2;
   chip_comp/LinkStablished.CLK = CLK_40MHZ;	// GCK
   chip_comp/LinkStablished.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 2 | 2 | chip_comp/TXMAINSTATE_FFd1
ATTRIBUTES | 8561408 | 0
OUTPUTMC | 43 | 15 | 9 | 15 | 10 | 15 | 5 | 15 | 7 | 15 | 11 | 13 | 17 | 13 | 1 | 2 | 9 | 13 | 3 | 2 | 8 | 13 | 7 | 2 | 10 | 13 | 8 | 13 | 6 | 13 | 5 | 13 | 4 | 15 | 17 | 15 | 16 | 15 | 15 | 1 | 17 | 15 | 14 | 15 | 13 | 15 | 12 | 1 | 15 | 15 | 8 | 15 | 6 | 15 | 4 | 1 | 12 | 15 | 3 | 15 | 2 | 13 | 16 | 13 | 15 | 13 | 14 | 15 | 1 | 15 | 0 | 13 | 12 | 13 | 11 | 13 | 9 | 7 | 6 | 2 | 2 | 7 | 5 | 13 | 0 | 2 | 5
INPUTS | 5 | chip_comp/TXMAINSTATE_FFd1  | chip_comp/TXMAINSTATE_FFd2  | chip_comp/CommandAvailable  | LOCKED  | CTRL_OK
INPUTMC | 3 | 2 | 2 | 7 | 5 | 3 | 3
INPUTP | 2 | 170 | 167
EQ | 4 | 
   chip_comp/TXMAINSTATE_FFd1.D = !chip_comp/TXMAINSTATE_FFd1 & 
	!chip_comp/TXMAINSTATE_FFd2 & chip_comp/CommandAvailable & LOCKED & CTRL_OK;
   chip_comp/TXMAINSTATE_FFd1.CLK = CLK_40MHZ;	// GCK
   chip_comp/TXMAINSTATE_FFd1.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 4 | 8 | DATA_TSsig
ATTRIBUTES | 8557316 | 0
OUTPUTMC | 16 | 8 | 11 | 6 | 2 | 4 | 16 | 4 | 14 | 4 | 13 | 4 | 11 | 4 | 9 | 8 | 10 | 8 | 7 | 8 | 5 | 8 | 4 | 8 | 2 | 8 | 1 | 6 | 14 | 6 | 11 | 6 | 4
INPUTS | 7 | chip_comp/TXREADOUTSTATE_FFd2  | chip_comp/TXREADOUTSTATE_FFd1  | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/Datasig<15>  | chip_comp/SimulData<15>  | EXP20_.EXP
INPUTMC | 7 | 8 | 12 | 7 | 15 | 7 | 16 | 8 | 0 | 8 | 9 | 11 | 13 | 4 | 7
EXPORTS | 1 | 4 | 9
IMPORTS | 1 | 4 | 7
EQ | 18 | 
   !DATA_TSsig.D = !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1
	# !chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd1
;Imported pterms FB5_8
	# chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd1
	# !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2;
   DATA_TSsig.CLK = CLK_40MHZ;	// GCK
   DATA_TSsig.AP = POR;	// GSR
    DATA_TSsig.EXP  =  chip_comp/TXREADOUTSTATE_FFd2 & 
	chip_comp/Datasig<15>
	# chip_comp/TXREADOUTSTATE_FFd1 & 
	chip_comp/Datasig<15>
	# !chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & chip_comp/SimulData<15>
GLOBALS | 2 | 2 | CLK_40MHZ | 1 | POR

MACROCELL | 8 | 6 | chip_comp/GenDatasig
ATTRIBUTES | 8561408 | 0
OUTPUTMC | 17 | 9 | 15 | 14 | 17 | 14 | 15 | 14 | 12 | 14 | 10 | 14 | 8 | 7 | 14 | 7 | 13 | 7 | 12 | 7 | 11 | 7 | 10 | 7 | 8 | 14 | 5 | 14 | 4 | 14 | 3 | 14 | 6 | 8 | 7
INPUTS | 9 | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/TXREADOUTSTATE_FFd2  | chip_comp/TXREADOUTSTATE_FFd1  | HFn_B<3>  | HFn_B<2>  | HFn_B<1>  | chip_comp/SimulData<2>  | Datasig<3>.EXP
INPUTMC | 6 | 7 | 16 | 8 | 0 | 8 | 12 | 7 | 15 | 11 | 11 | 8 | 5
INPUTP | 3 | 8 | 7 | 6
EXPORTS | 1 | 8 | 7
IMPORTS | 1 | 8 | 5
EQ | 20 | 
   !chip_comp/GenDatasig.D = HFn_B<3> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2
	# !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1
	# HFn_B<2> & chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1
	# HFn_B<1> & chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1
;Imported pterms FB9_6
	# HFn_B<0> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1;
   chip_comp/GenDatasig.CLK = CLK_40MHZ;	// GCK
   chip_comp/GenDatasig.AR = POR;	// GSR
    chip_comp/GenDatasig.EXP  =  !chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & chip_comp/SimulData<2>
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 6 | 6 | chip_comp/Datasig<5>
ATTRIBUTES | 8561408 | 0
OUTPUTMC | 3 | 8 | 2 | 6 | 6 | 6 | 7
INPUTS | 7 | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/TXREADOUTSTATE_FFd2  | chip_comp/Datasig<5>  | chip_comp/TXREADOUTSTATE_FFd1  | EXP24_.EXP  | EXP25_.EXP
INPUTMC | 7 | 7 | 16 | 8 | 0 | 8 | 12 | 6 | 6 | 7 | 15 | 6 | 5 | 6 | 7
IMPORTS | 2 | 6 | 5 | 6 | 7
EQ | 52 | 
   chip_comp/Datasig<5>.D = chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	chip_comp/Datasig<5>
	# chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd2 & 
	chip_comp/Datasig<5>
	# chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1
	# !chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd2 & 
	chip_comp/Datasig<5>
	# !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd1 & 
	chip_comp/Datasig<5>
;Imported pterms FB7_6
	# !HFn_B<3> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd1
	# !HFn_B<2> & chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd2
	# !HFn_B<1> & chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2
	# !HFn_B<0> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd2
	# DR0 & chip_comp/StatusDataSel<3> & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1
;Imported pterms FB7_5
	# !chip_comp/StatusDataSel<1> & 
	chip_comp/TimerInterval<1> & !chip_comp/StatusDataSel<0> & 
	chip_comp/StatusDataSel<2> & !chip_comp/StatusDataSel<3> & 
	!chip_comp/StatusDataSel<4> & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1
;Imported pterms FB7_8
	# DR0 & chip_comp/StatusDataSel<4> & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1
	# !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1 & 
	chip_comp/GenDataCMD & chip_comp/LinkStablished
	# DR0 & chip_comp/StatusDataSel<1> & 
	chip_comp/StatusDataSel<2> & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1
	# DR0 & chip_comp/StatusDataSel<0> & 
	chip_comp/StatusDataSel<2> & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1
	# !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	!chip_comp/TXREADOUTSTATE_FFd3 & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & chip_comp/Datasig<5>;
   chip_comp/Datasig<5>.CLK = CLK_40MHZ;	// GCK
   chip_comp/Datasig<5>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 6 | 10 | chip_comp/Datasig<7>
ATTRIBUTES | 8561408 | 0
OUTPUTMC | 4 | 6 | 14 | 6 | 10 | 6 | 8 | 6 | 13
INPUTS | 7 | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/TXREADOUTSTATE_FFd2  | chip_comp/Datasig<7>  | chip_comp/TXREADOUTSTATE_FFd1  | EXP27_.EXP  | Datasig<8>.EXP
INPUTMC | 7 | 7 | 16 | 8 | 0 | 8 | 12 | 6 | 10 | 7 | 15 | 6 | 9 | 6 | 11
IMPORTS | 2 | 6 | 9 | 6 | 11
EQ | 52 | 
   chip_comp/Datasig<7>.D = chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	chip_comp/Datasig<7>
	# chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd2 & 
	chip_comp/Datasig<7>
	# chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1
	# !chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd2 & 
	chip_comp/Datasig<7>
	# !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd1 & 
	chip_comp/Datasig<7>
;Imported pterms FB7_10
	# !HFn_B<3> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd1
	# !HFn_B<2> & chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd2
	# !HFn_B<1> & chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2
	# !HFn_B<0> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd2
	# TMODE & chip_comp/StatusDataSel<3> & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1
;Imported pterms FB7_9
	# TMODE & chip_comp/StatusDataSel<0> & 
	chip_comp/StatusDataSel<2> & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1
	# !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	!chip_comp/TXREADOUTSTATE_FFd3 & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & chip_comp/Datasig<7>
	# !chip_comp/StatusDataSel<1> & 
	!chip_comp/StatusDataSel<0> & chip_comp/SamplingClock<0> & 
	chip_comp/StatusDataSel<2> & !chip_comp/StatusDataSel<3> & 
	!chip_comp/StatusDataSel<4> & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1
;Imported pterms FB7_12
	# TMODE & chip_comp/StatusDataSel<4> & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1
	# !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1 & 
	chip_comp/GenDataCMD & chip_comp/LinkStablished
	# TMODE & chip_comp/StatusDataSel<1> & 
	chip_comp/StatusDataSel<2> & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1;
   chip_comp/Datasig<7>.CLK = CLK_40MHZ;	// GCK
   chip_comp/Datasig<7>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 4 | 0 | chip_comp/Datasig<9>
ATTRIBUTES | 8561408 | 0
OUTPUTMC | 4 | 6 | 4 | 4 | 0 | 4 | 1 | 6 | 3
INPUTS | 7 | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/TXREADOUTSTATE_FFd2  | chip_comp/Datasig<9>  | chip_comp/TXREADOUTSTATE_FFd1  | ACQENnB2sig<0>.EXP  | EXP21_.EXP
INPUTMC | 7 | 7 | 16 | 8 | 0 | 8 | 12 | 4 | 0 | 7 | 15 | 4 | 1 | 4 | 17
IMPORTS | 2 | 4 | 1 | 4 | 17
EQ | 46 | 
   chip_comp/Datasig<9>.D = chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	chip_comp/Datasig<9>
	# chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd2 & 
	chip_comp/Datasig<9>
	# chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1
	# !chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd2 & 
	chip_comp/Datasig<9>
	# !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd1 & 
	chip_comp/Datasig<9>
;Imported pterms FB5_2
	# PT1 & chip_comp/StatusDataSel<4> & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1
	# !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1 & 
	chip_comp/GenDataCMD & chip_comp/LinkStablished
	# PT1 & chip_comp/StatusDataSel<1> & 
	chip_comp/StatusDataSel<2> & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1
	# PT1 & chip_comp/StatusDataSel<0> & 
	chip_comp/StatusDataSel<2> & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1
	# !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	!chip_comp/TXREADOUTSTATE_FFd3 & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & chip_comp/Datasig<9>
;Imported pterms FB5_18
	# !HFn_B<3> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd1
	# !HFn_B<2> & chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd2
	# !HFn_B<1> & chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2
	# !HFn_B<0> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd2
	# PT1 & chip_comp/StatusDataSel<3> & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1;
   chip_comp/Datasig<9>.CLK = CLK_40MHZ;	// GCK
   chip_comp/Datasig<9>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 14 | 0 | chip_comp/GenDataDonesig
ATTRIBUTES | 8561408 | 0
OUTPUTMC | 5 | 7 | 16 | 8 | 0 | 8 | 12 | 7 | 15 | 8 | 17
INPUTS | 16 | chip_comp/GenDataCounter<0>  | chip_comp/GenDataCounter<10>  | chip_comp/GenDataCounter<11>  | chip_comp/GenDataCounter<12>  | chip_comp/GenDataCounter<13>  | chip_comp/GenDataCounter<14>  | chip_comp/GenDataCounter<1>  | chip_comp/GenDataCounter<2>  | chip_comp/GenDataCounter<3>  | chip_comp/GenDataCounter<4>  | chip_comp/GenDataCounter<5>  | chip_comp/GenDataCounter<6>  | chip_comp/GenDataCounter<7>  | chip_comp/GenDataCounter<8>  | chip_comp/GenDataCounter<9>  | chip_comp/GenDataCounter<15>
INPUTMC | 16 | 9 | 15 | 14 | 17 | 14 | 15 | 14 | 12 | 14 | 10 | 14 | 8 | 7 | 14 | 7 | 13 | 7 | 12 | 7 | 11 | 7 | 10 | 7 | 8 | 14 | 5 | 14 | 4 | 14 | 3 | 14 | 6
EQ | 11 | 
   chip_comp/GenDataDonesig.D = !chip_comp/GenDataCounter<0> & 
	chip_comp/GenDataCounter<10> & chip_comp/GenDataCounter<11> & 
	!chip_comp/GenDataCounter<12> & !chip_comp/GenDataCounter<13> & 
	!chip_comp/GenDataCounter<14> & chip_comp/GenDataCounter<1> & 
	chip_comp/GenDataCounter<2> & chip_comp/GenDataCounter<3> & 
	chip_comp/GenDataCounter<4> & chip_comp/GenDataCounter<5> & 
	chip_comp/GenDataCounter<6> & chip_comp/GenDataCounter<7> & 
	chip_comp/GenDataCounter<8> & chip_comp/GenDataCounter<9> & 
	!chip_comp/GenDataCounter<15>;
   chip_comp/GenDataDonesig.CLK = CLK_40MHZ;	// GCK
   chip_comp/GenDataDonesig.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 7 | 5 | chip_comp/TXMAINSTATE_FFd2
ATTRIBUTES | 8557312 | 0
OUTPUTMC | 6 | 13 | 9 | 7 | 6 | 2 | 2 | 13 | 0 | 2 | 5 | 7 | 9
INPUTS | 3 | chip_comp/TXMAINSTATE_FFd1  | LOCKED  | CTRL_OK
INPUTMC | 1 | 2 | 2
INPUTP | 2 | 170 | 167
EQ | 4 | 
   chip_comp/TXMAINSTATE_FFd2.D = !chip_comp/TXMAINSTATE_FFd1 & !LOCKED
	# !chip_comp/TXMAINSTATE_FFd1 & !CTRL_OK;
   chip_comp/TXMAINSTATE_FFd2.CLK = CLK_40MHZ;	// GCK
   chip_comp/TXMAINSTATE_FFd2.AP = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 1 | POR

MACROCELL | 8 | 15 | chip_comp/Datasig<11>
ATTRIBUTES | 8561408 | 0
OUTPUTMC | 3 | 4 | 16 | 8 | 15 | 8 | 14
INPUTS | 7 | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/TXREADOUTSTATE_FFd2  | HFn_B<2>  | chip_comp/Datasig<11>  | chip_comp/TXREADOUTSTATE_FFd1  | EXP34_.EXP
INPUTMC | 6 | 7 | 16 | 8 | 0 | 8 | 12 | 8 | 15 | 7 | 15 | 8 | 14
INPUTP | 1 | 7
IMPORTS | 1 | 8 | 14
EQ | 28 | 
   !chip_comp/Datasig<11>.D = chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd2
	# !chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2
	# HFn_B<2> & chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/Datasig<11>
	# chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	chip_comp/TXREADOUTSTATE_FFd1
	# !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1
;Imported pterms FB9_15
	# HFn_B<1> & chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/Datasig<11>
	# HFn_B<0> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/Datasig<11>
	# !chip_comp/StatusDataSel<1> & 
	!chip_comp/TXREADOUTSTATE_FFd3 & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/GenDataCMD
	# !chip_comp/StatusDataSel<1> & 
	!chip_comp/TXREADOUTSTATE_FFd3 & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/LinkStablished
	# HFn_B<3> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd1 & 
	!chip_comp/Datasig<11>;
   chip_comp/Datasig<11>.CLK = CLK_40MHZ;	// GCK
   chip_comp/Datasig<11>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 7 | 17 | chip_comp/Datasig<13>
ATTRIBUTES | 8561408 | 0
OUTPUTMC | 5 | 4 | 13 | 7 | 17 | 4 | 12 | 7 | 0 | 7 | 16
INPUTS | 8 | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/TXREADOUTSTATE_FFd2  | HFn_B<2>  | chip_comp/Datasig<13>  | chip_comp/TXREADOUTSTATE_FFd1  | chip_comp/SimulData<7>.EXP  | chip_comp/TXREADOUTSTATE_FFd3.EXP
INPUTMC | 7 | 7 | 16 | 8 | 0 | 8 | 12 | 7 | 17 | 7 | 15 | 7 | 0 | 7 | 16
INPUTP | 1 | 7
IMPORTS | 2 | 7 | 0 | 7 | 16
EQ | 29 | 
   !chip_comp/Datasig<13>.D = chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd2
	# !chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2
	# HFn_B<2> & chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/Datasig<13>
	# chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	chip_comp/TXREADOUTSTATE_FFd1
	# !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1
;Imported pterms FB8_1
	# HFn_B<0> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/Datasig<13>
	# !chip_comp/StatusDataSel<3> & 
	!chip_comp/TXREADOUTSTATE_FFd3 & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/GenDataCMD
	# !chip_comp/StatusDataSel<3> & 
	!chip_comp/TXREADOUTSTATE_FFd3 & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/LinkStablished
	# HFn_B<3> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd1 & 
	!chip_comp/Datasig<13>
;Imported pterms FB8_17
	# HFn_B<1> & chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/Datasig<13>;
   chip_comp/Datasig<13>.CLK = CLK_40MHZ;	// GCK
   chip_comp/Datasig<13>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 8 | 9 | chip_comp/Datasig<15>
ATTRIBUTES | 8561408 | 0
OUTPUTMC | 3 | 4 | 9 | 8 | 9 | 4 | 8
INPUTS | 7 | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/TXREADOUTSTATE_FFd2  | chip_comp/Datasig<15>  | HFn_B<3>  | chip_comp/TXREADOUTSTATE_FFd1  | EXP33_.EXP
INPUTMC | 6 | 7 | 16 | 8 | 0 | 8 | 12 | 8 | 9 | 7 | 15 | 8 | 8
INPUTP | 1 | 8
IMPORTS | 1 | 8 | 8
EQ | 29 | 
   chip_comp/Datasig<15>.D = !HFn_B<3> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd1
	# chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	chip_comp/Datasig<15>
	# chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd2 & 
	chip_comp/Datasig<15>
	# !chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd2 & 
	chip_comp/Datasig<15>
	# !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd1 & 
	chip_comp/Datasig<15>
;Imported pterms FB9_9
	# !HFn_B<2> & chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd2
	# !HFn_B<1> & chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2
	# !HFn_B<0> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd2
	# chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1
	# !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1 & 
	chip_comp/GenDataCMD & chip_comp/LinkStablished;
   chip_comp/Datasig<15>.CLK = CLK_40MHZ;	// GCK
   chip_comp/Datasig<15>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 12 | 17 | chip_comp/Datasig<1>
ATTRIBUTES | 8561408 | 0
OUTPUTMC | 3 | 8 | 10 | 12 | 17 | 12 | 16
INPUTS | 8 | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/TXREADOUTSTATE_FFd2  | chip_comp/Datasig<1>  | chip_comp/TXREADOUTSTATE_FFd1  | HFn_B<2>  | EXP40_.EXP  | DAC_DINsig$BUF7.EXP
INPUTMC | 7 | 7 | 16 | 8 | 0 | 8 | 12 | 12 | 17 | 7 | 15 | 12 | 0 | 12 | 16
INPUTP | 1 | 7
IMPORTS | 2 | 12 | 0 | 12 | 16
EQ | 60 | 
   chip_comp/Datasig<1>.D = !HFn_B<2> & chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd2
	# chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	chip_comp/Datasig<1>
	# chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd2 & 
	chip_comp/Datasig<1>
	# chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1
	# !chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd2 & 
	chip_comp/Datasig<1>
;Imported pterms FB13_1
	# chip_comp/StatusDataSel<3> & 
	chip_comp/ENABLEn_BReg<1> & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1
	# chip_comp/StatusDataSel<4> & 
	chip_comp/ENABLEn_BReg<1> & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1
	# !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1 & 
	chip_comp/GenDataCMD & chip_comp/LinkStablished
	# chip_comp/StatusDataSel<1> & 
	!chip_comp/StatusDataSel<0> & !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	chip_comp/ACQENnB2Reg<1> & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1
	# !chip_comp/StatusDataSel<1> & 
	!chip_comp/StatusDataSel<0> & !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	chip_comp/ACQENnB0Reg<1> & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1
;Imported pterms FB13_2
	# chip_comp/StatusDataSel<1> & 
	chip_comp/StatusDataSel<0> & !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	chip_comp/ACQENnB3Reg<1> & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1
	# !chip_comp/StatusDataSel<1> & 
	chip_comp/StatusDataSel<0> & !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	chip_comp/ACQENnB1Reg<1> & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1
;Imported pterms FB13_17
	# !HFn_B<3> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd1
	# !HFn_B<1> & chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2
	# !HFn_B<0> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd2
	# !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd1 & 
	chip_comp/Datasig<1>
	# chip_comp/StatusDataSel<2> & 
	chip_comp/ENABLEn_BReg<1> & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1;
   chip_comp/Datasig<1>.CLK = CLK_40MHZ;	// GCK
   chip_comp/Datasig<1>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 12 | 12 | chip_comp/Datasig<3>
ATTRIBUTES | 8561408 | 0
OUTPUTMC | 4 | 8 | 5 | 12 | 12 | 8 | 4 | 12 | 11
INPUTS | 8 | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/TXREADOUTSTATE_FFd2  | chip_comp/Datasig<3>  | chip_comp/TXREADOUTSTATE_FFd1  | HFn_B<3>  | EXP44_.EXP  | DAC_DINsig$BUF8.EXP
INPUTMC | 7 | 7 | 16 | 8 | 0 | 8 | 12 | 12 | 12 | 7 | 15 | 12 | 11 | 12 | 13
INPUTP | 1 | 8
IMPORTS | 2 | 12 | 11 | 12 | 13
EQ | 60 | 
   chip_comp/Datasig<3>.D = !HFn_B<3> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd1
	# chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	chip_comp/Datasig<3>
	# chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd2 & 
	chip_comp/Datasig<3>
	# chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1
	# !chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd2 & 
	chip_comp/Datasig<3>
;Imported pterms FB13_12
	# !HFn_B<2> & chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd2
	# !HFn_B<1> & chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2
	# !HFn_B<0> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd2
	# !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd1 & 
	chip_comp/Datasig<3>
	# chip_comp/StatusDataSel<2> & 
	chip_comp/ENABLEn_BReg<3> & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1
;Imported pterms FB13_11
	# chip_comp/StatusDataSel<1> & 
	chip_comp/StatusDataSel<0> & !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	chip_comp/ACQENnB3Reg<3> & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1
	# !chip_comp/StatusDataSel<1> & 
	chip_comp/StatusDataSel<0> & !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	chip_comp/ACQENnB1Reg<3> & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1
;Imported pterms FB13_14
	# chip_comp/StatusDataSel<3> & 
	chip_comp/ENABLEn_BReg<3> & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1
	# chip_comp/StatusDataSel<4> & 
	chip_comp/ENABLEn_BReg<3> & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1
	# !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1 & 
	chip_comp/GenDataCMD & chip_comp/LinkStablished
	# chip_comp/StatusDataSel<1> & 
	!chip_comp/StatusDataSel<0> & !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	chip_comp/ACQENnB2Reg<3> & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1
	# !chip_comp/StatusDataSel<1> & 
	!chip_comp/StatusDataSel<0> & !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	chip_comp/ACQENnB0Reg<3> & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1;
   chip_comp/Datasig<3>.CLK = CLK_40MHZ;	// GCK
   chip_comp/Datasig<3>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 9 | 15 | chip_comp/GenDataCounter<0>
ATTRIBUTES | 8561408 | 0
OUTPUTMC | 18 | 14 | 0 | 9 | 15 | 14 | 17 | 14 | 15 | 14 | 12 | 14 | 10 | 14 | 8 | 7 | 14 | 7 | 13 | 7 | 12 | 7 | 11 | 7 | 10 | 7 | 8 | 14 | 5 | 14 | 4 | 14 | 3 | 14 | 6 | 9 | 0
INPUTS | 2 | chip_comp/GenDatasig  | chip_comp/GenDataCounter<0>
INPUTMC | 2 | 8 | 6 | 9 | 15
EQ | 4 | 
   chip_comp/GenDataCounter<0>.D = chip_comp/GenDatasig & 
	!chip_comp/GenDataCounter<0>;
   chip_comp/GenDataCounter<0>.CLK = CLK_40MHZ;	// GCK
   chip_comp/GenDataCounter<0>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 0 | 0 | chip_comp/TCLKCounter<0>
ATTRIBUTES | 4367104 | 0
OUTPUTMC | 16 | 0 | 14 | 0 | 0 | 0 | 1 | 0 | 6 | 0 | 8 | 0 | 17 | 0 | 15 | 0 | 12 | 0 | 10 | 0 | 3 | 0 | 2 | 3 | 4 | 0 | 9 | 0 | 11 | 0 | 13 | 0 | 16
INPUTS | 14 | chip_comp/TimerInterval<2>  | chip_comp/TimerInterval<0>  | chip_comp/TCLKCounter<0>  | chip_comp/TCLKCounter<1>  | chip_comp/TCLKCounter<2>  | chip_comp/TCLKCounter<3>  | chip_comp/TCLKCounter<4>  | chip_comp/TCLKCounter<5>  | chip_comp/TCLKCounter<6>  | chip_comp/TCLKCounter<7>  | chip_comp/TCLKCounter<8>  | chip_comp/TCLKCounter<9>  | chip_comp/TCLKCounter<10>  | chip_comp/TimerInterval<1>
INPUTMC | 14 | 13 | 1 | 13 | 3 | 0 | 0 | 0 | 1 | 0 | 6 | 0 | 8 | 0 | 17 | 0 | 15 | 0 | 12 | 0 | 10 | 0 | 3 | 0 | 2 | 3 | 4 | 2 | 8
EXPORTS | 1 | 0 | 17
EQ | 26 | 
   !chip_comp/TCLKCounter<0>.T = chip_comp/TimerInterval<2> & 
	chip_comp/TimerInterval<0> & !chip_comp/TCLKCounter<0> & 
	!chip_comp/TCLKCounter<1> & !chip_comp/TCLKCounter<2> & 
	!chip_comp/TCLKCounter<3> & !chip_comp/TCLKCounter<4> & 
	!chip_comp/TCLKCounter<5> & !chip_comp/TCLKCounter<6> & 
	!chip_comp/TCLKCounter<7> & !chip_comp/TCLKCounter<8> & 
	!chip_comp/TCLKCounter<9> & !chip_comp/TCLKCounter<10>
	# chip_comp/TimerInterval<2> & 
	chip_comp/TimerInterval<1> & !chip_comp/TCLKCounter<0> & 
	!chip_comp/TCLKCounter<1> & !chip_comp/TCLKCounter<2> & 
	!chip_comp/TCLKCounter<3> & !chip_comp/TCLKCounter<4> & 
	!chip_comp/TCLKCounter<5> & !chip_comp/TCLKCounter<6> & 
	!chip_comp/TCLKCounter<7> & !chip_comp/TCLKCounter<8> & 
	!chip_comp/TCLKCounter<9> & !chip_comp/TCLKCounter<10>;
   chip_comp/TCLKCounter<0>.CLK = CLK_40MHZ;	// GCK
   chip_comp/TCLKCounter<0>.AR = POR;	// GSR
    chip_comp/TCLKCounter<0>.EXP  =  chip_comp/TimerInterval<2> & 
	!chip_comp/TCLKCounter<4> & !chip_comp/TCLKCounter<5> & 
	!chip_comp/TCLKCounter<6> & !chip_comp/TCLKCounter<7> & 
	!chip_comp/TCLKCounter<8> & !chip_comp/TCLKCounter<9> & 
	!chip_comp/TCLKCounter<10>
	# chip_comp/TimerInterval<1> & 
	!chip_comp/TCLKCounter<4> & !chip_comp/TCLKCounter<5> & 
	!chip_comp/TCLKCounter<6> & !chip_comp/TCLKCounter<7> & 
	!chip_comp/TCLKCounter<8> & !chip_comp/TCLKCounter<9> & 
	!chip_comp/TCLKCounter<10>
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 4 | 12 | chip_comp/ACLKCounter<0>
ATTRIBUTES | 4367104 | 0
OUTPUTMC | 11 | 0 | 16 | 2 | 7 | 2 | 6 | 2 | 15 | 2 | 16 | 2 | 17 | 2 | 13 | 2 | 12 | 2 | 11 | 2 | 0 | 4 | 13
INPUTS | 6 | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/Datasig<13>  | chip_comp/TXREADOUTSTATE_FFd2  | chip_comp/TXREADOUTSTATE_FFd1  | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/SimulData<13>
INPUTMC | 6 | 8 | 0 | 7 | 17 | 8 | 12 | 7 | 15 | 7 | 16 | 11 | 14
EXPORTS | 1 | 4 | 13
EQ | 12 | 
   chip_comp/ACLKCounter<0>.T = Vcc;
   chip_comp/ACLKCounter<0>.CLK = CLK_40MHZ;	// GCK
   chip_comp/ACLKCounter<0>.AR = POR;	// GSR
    chip_comp/ACLKCounter<0>.EXP  =  !chip_comp/TXREADOUTSTATE_FFd4 & 
	chip_comp/Datasig<13>
	# chip_comp/TXREADOUTSTATE_FFd2 & 
	chip_comp/Datasig<13>
	# chip_comp/TXREADOUTSTATE_FFd1 & 
	chip_comp/Datasig<13>
	# !chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & chip_comp/SimulData<13>
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 14 | 17 | chip_comp/GenDataCounter<10>
ATTRIBUTES | 4367104 | 0
OUTPUTMC | 8 | 14 | 0 | 14 | 17 | 14 | 15 | 14 | 12 | 14 | 10 | 14 | 8 | 14 | 6 | 11 | 17
INPUTS | 12 | chip_comp/GenDatasig  | chip_comp/GenDataCounter<0>  | chip_comp/GenDataCounter<1>  | chip_comp/GenDataCounter<2>  | chip_comp/GenDataCounter<3>  | chip_comp/GenDataCounter<4>  | chip_comp/GenDataCounter<5>  | chip_comp/GenDataCounter<6>  | chip_comp/GenDataCounter<7>  | chip_comp/GenDataCounter<8>  | chip_comp/GenDataCounter<9>  | chip_comp/GenDataCounter<10>
INPUTMC | 12 | 8 | 6 | 9 | 15 | 7 | 14 | 7 | 13 | 7 | 12 | 7 | 11 | 7 | 10 | 7 | 8 | 14 | 5 | 14 | 4 | 14 | 3 | 14 | 17
EQ | 10 | 
   chip_comp/GenDataCounter<10>.T = !chip_comp/GenDatasig & 
	chip_comp/GenDataCounter<10>
	# chip_comp/GenDatasig & 
	chip_comp/GenDataCounter<0> & chip_comp/GenDataCounter<1> & 
	chip_comp/GenDataCounter<2> & chip_comp/GenDataCounter<3> & 
	chip_comp/GenDataCounter<4> & chip_comp/GenDataCounter<5> & 
	chip_comp/GenDataCounter<6> & chip_comp/GenDataCounter<7> & 
	chip_comp/GenDataCounter<8> & chip_comp/GenDataCounter<9>;
   chip_comp/GenDataCounter<10>.CLK = CLK_40MHZ;	// GCK
   chip_comp/GenDataCounter<10>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 14 | 15 | chip_comp/GenDataCounter<11>
ATTRIBUTES | 4367104 | 0
OUTPUTMC | 7 | 14 | 0 | 14 | 15 | 14 | 12 | 14 | 10 | 14 | 8 | 14 | 6 | 11 | 16
INPUTS | 13 | chip_comp/GenDatasig  | chip_comp/GenDataCounter<0>  | chip_comp/GenDataCounter<10>  | chip_comp/GenDataCounter<1>  | chip_comp/GenDataCounter<2>  | chip_comp/GenDataCounter<3>  | chip_comp/GenDataCounter<4>  | chip_comp/GenDataCounter<5>  | chip_comp/GenDataCounter<6>  | chip_comp/GenDataCounter<7>  | chip_comp/GenDataCounter<8>  | chip_comp/GenDataCounter<9>  | chip_comp/GenDataCounter<11>
INPUTMC | 13 | 8 | 6 | 9 | 15 | 14 | 17 | 7 | 14 | 7 | 13 | 7 | 12 | 7 | 11 | 7 | 10 | 7 | 8 | 14 | 5 | 14 | 4 | 14 | 3 | 14 | 15
EQ | 11 | 
   chip_comp/GenDataCounter<11>.T = !chip_comp/GenDatasig & 
	chip_comp/GenDataCounter<11>
	# chip_comp/GenDatasig & 
	chip_comp/GenDataCounter<0> & chip_comp/GenDataCounter<10> & 
	chip_comp/GenDataCounter<1> & chip_comp/GenDataCounter<2> & 
	chip_comp/GenDataCounter<3> & chip_comp/GenDataCounter<4> & 
	chip_comp/GenDataCounter<5> & chip_comp/GenDataCounter<6> & 
	chip_comp/GenDataCounter<7> & chip_comp/GenDataCounter<8> & 
	chip_comp/GenDataCounter<9>;
   chip_comp/GenDataCounter<11>.CLK = CLK_40MHZ;	// GCK
   chip_comp/GenDataCounter<11>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 14 | 12 | chip_comp/GenDataCounter<12>
ATTRIBUTES | 4367104 | 0
OUTPUTMC | 6 | 14 | 0 | 14 | 12 | 14 | 10 | 14 | 8 | 14 | 6 | 11 | 15
INPUTS | 14 | chip_comp/GenDatasig  | chip_comp/GenDataCounter<0>  | chip_comp/GenDataCounter<10>  | chip_comp/GenDataCounter<11>  | chip_comp/GenDataCounter<1>  | chip_comp/GenDataCounter<2>  | chip_comp/GenDataCounter<3>  | chip_comp/GenDataCounter<4>  | chip_comp/GenDataCounter<5>  | chip_comp/GenDataCounter<6>  | chip_comp/GenDataCounter<7>  | chip_comp/GenDataCounter<8>  | chip_comp/GenDataCounter<9>  | chip_comp/GenDataCounter<12>
INPUTMC | 14 | 8 | 6 | 9 | 15 | 14 | 17 | 14 | 15 | 7 | 14 | 7 | 13 | 7 | 12 | 7 | 11 | 7 | 10 | 7 | 8 | 14 | 5 | 14 | 4 | 14 | 3 | 14 | 12
EQ | 11 | 
   chip_comp/GenDataCounter<12>.T = !chip_comp/GenDatasig & 
	chip_comp/GenDataCounter<12>
	# chip_comp/GenDatasig & 
	chip_comp/GenDataCounter<0> & chip_comp/GenDataCounter<10> & 
	chip_comp/GenDataCounter<11> & chip_comp/GenDataCounter<1> & 
	chip_comp/GenDataCounter<2> & chip_comp/GenDataCounter<3> & 
	chip_comp/GenDataCounter<4> & chip_comp/GenDataCounter<5> & 
	chip_comp/GenDataCounter<6> & chip_comp/GenDataCounter<7> & 
	chip_comp/GenDataCounter<8> & chip_comp/GenDataCounter<9>;
   chip_comp/GenDataCounter<12>.CLK = CLK_40MHZ;	// GCK
   chip_comp/GenDataCounter<12>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 14 | 10 | chip_comp/GenDataCounter<13>
ATTRIBUTES | 4367104 | 0
OUTPUTMC | 5 | 14 | 0 | 14 | 10 | 14 | 8 | 14 | 6 | 11 | 14
INPUTS | 15 | chip_comp/GenDatasig  | chip_comp/GenDataCounter<0>  | chip_comp/GenDataCounter<10>  | chip_comp/GenDataCounter<11>  | chip_comp/GenDataCounter<12>  | chip_comp/GenDataCounter<1>  | chip_comp/GenDataCounter<2>  | chip_comp/GenDataCounter<3>  | chip_comp/GenDataCounter<4>  | chip_comp/GenDataCounter<5>  | chip_comp/GenDataCounter<6>  | chip_comp/GenDataCounter<7>  | chip_comp/GenDataCounter<8>  | chip_comp/GenDataCounter<9>  | chip_comp/GenDataCounter<13>
INPUTMC | 15 | 8 | 6 | 9 | 15 | 14 | 17 | 14 | 15 | 14 | 12 | 7 | 14 | 7 | 13 | 7 | 12 | 7 | 11 | 7 | 10 | 7 | 8 | 14 | 5 | 14 | 4 | 14 | 3 | 14 | 10
EQ | 12 | 
   chip_comp/GenDataCounter<13>.T = !chip_comp/GenDatasig & 
	chip_comp/GenDataCounter<13>
	# chip_comp/GenDatasig & 
	chip_comp/GenDataCounter<0> & chip_comp/GenDataCounter<10> & 
	chip_comp/GenDataCounter<11> & chip_comp/GenDataCounter<12> & 
	chip_comp/GenDataCounter<1> & chip_comp/GenDataCounter<2> & 
	chip_comp/GenDataCounter<3> & chip_comp/GenDataCounter<4> & 
	chip_comp/GenDataCounter<5> & chip_comp/GenDataCounter<6> & 
	chip_comp/GenDataCounter<7> & chip_comp/GenDataCounter<8> & 
	chip_comp/GenDataCounter<9>;
   chip_comp/GenDataCounter<13>.CLK = CLK_40MHZ;	// GCK
   chip_comp/GenDataCounter<13>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 14 | 8 | chip_comp/GenDataCounter<14>
ATTRIBUTES | 4367104 | 0
OUTPUTMC | 4 | 14 | 0 | 14 | 8 | 14 | 6 | 7 | 3
INPUTS | 16 | chip_comp/GenDatasig  | chip_comp/GenDataCounter<0>  | chip_comp/GenDataCounter<10>  | chip_comp/GenDataCounter<11>  | chip_comp/GenDataCounter<12>  | chip_comp/GenDataCounter<13>  | chip_comp/GenDataCounter<1>  | chip_comp/GenDataCounter<2>  | chip_comp/GenDataCounter<3>  | chip_comp/GenDataCounter<4>  | chip_comp/GenDataCounter<5>  | chip_comp/GenDataCounter<6>  | chip_comp/GenDataCounter<7>  | chip_comp/GenDataCounter<8>  | chip_comp/GenDataCounter<9>  | chip_comp/GenDataCounter<14>
INPUTMC | 16 | 8 | 6 | 9 | 15 | 14 | 17 | 14 | 15 | 14 | 12 | 14 | 10 | 7 | 14 | 7 | 13 | 7 | 12 | 7 | 11 | 7 | 10 | 7 | 8 | 14 | 5 | 14 | 4 | 14 | 3 | 14 | 8
EQ | 12 | 
   chip_comp/GenDataCounter<14>.T = !chip_comp/GenDatasig & 
	chip_comp/GenDataCounter<14>
	# chip_comp/GenDatasig & 
	chip_comp/GenDataCounter<0> & chip_comp/GenDataCounter<10> & 
	chip_comp/GenDataCounter<11> & chip_comp/GenDataCounter<12> & 
	chip_comp/GenDataCounter<13> & chip_comp/GenDataCounter<1> & 
	chip_comp/GenDataCounter<2> & chip_comp/GenDataCounter<3> & 
	chip_comp/GenDataCounter<4> & chip_comp/GenDataCounter<5> & 
	chip_comp/GenDataCounter<6> & chip_comp/GenDataCounter<7> & 
	chip_comp/GenDataCounter<8> & chip_comp/GenDataCounter<9>;
   chip_comp/GenDataCounter<14>.CLK = CLK_40MHZ;	// GCK
   chip_comp/GenDataCounter<14>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 7 | 14 | chip_comp/GenDataCounter<1>
ATTRIBUTES | 8561408 | 0
OUTPUTMC | 17 | 14 | 0 | 14 | 17 | 14 | 15 | 14 | 12 | 14 | 10 | 14 | 8 | 7 | 14 | 7 | 13 | 7 | 12 | 7 | 11 | 7 | 10 | 7 | 8 | 14 | 5 | 14 | 4 | 14 | 3 | 14 | 6 | 11 | 12
INPUTS | 3 | chip_comp/GenDatasig  | chip_comp/GenDataCounter<0>  | chip_comp/GenDataCounter<1>
INPUTMC | 3 | 8 | 6 | 9 | 15 | 7 | 14
EQ | 6 | 
   chip_comp/GenDataCounter<1>.D = chip_comp/GenDatasig & 
	chip_comp/GenDataCounter<0> & !chip_comp/GenDataCounter<1>
	# chip_comp/GenDatasig & 
	!chip_comp/GenDataCounter<0> & chip_comp/GenDataCounter<1>;
   chip_comp/GenDataCounter<1>.CLK = CLK_40MHZ;	// GCK
   chip_comp/GenDataCounter<1>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 7 | 13 | chip_comp/GenDataCounter<2>
ATTRIBUTES | 4367104 | 0
OUTPUTMC | 16 | 14 | 0 | 14 | 17 | 14 | 15 | 14 | 12 | 14 | 10 | 14 | 8 | 7 | 13 | 7 | 12 | 7 | 11 | 7 | 10 | 7 | 8 | 14 | 5 | 14 | 4 | 14 | 3 | 14 | 6 | 11 | 11
INPUTS | 4 | chip_comp/GenDatasig  | chip_comp/GenDataCounter<0>  | chip_comp/GenDataCounter<1>  | chip_comp/GenDataCounter<2>
INPUTMC | 4 | 8 | 6 | 9 | 15 | 7 | 14 | 7 | 13
EQ | 6 | 
   chip_comp/GenDataCounter<2>.T = !chip_comp/GenDatasig & 
	chip_comp/GenDataCounter<2>
	# chip_comp/GenDatasig & 
	chip_comp/GenDataCounter<0> & chip_comp/GenDataCounter<1>;
   chip_comp/GenDataCounter<2>.CLK = CLK_40MHZ;	// GCK
   chip_comp/GenDataCounter<2>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 7 | 12 | chip_comp/GenDataCounter<3>
ATTRIBUTES | 4367104 | 0
OUTPUTMC | 15 | 14 | 0 | 14 | 17 | 14 | 15 | 14 | 12 | 14 | 10 | 14 | 8 | 7 | 12 | 7 | 11 | 7 | 10 | 7 | 8 | 14 | 5 | 14 | 4 | 14 | 3 | 14 | 6 | 11 | 10
INPUTS | 5 | chip_comp/GenDatasig  | chip_comp/GenDataCounter<0>  | chip_comp/GenDataCounter<1>  | chip_comp/GenDataCounter<2>  | chip_comp/GenDataCounter<3>
INPUTMC | 5 | 8 | 6 | 9 | 15 | 7 | 14 | 7 | 13 | 7 | 12
EQ | 7 | 
   chip_comp/GenDataCounter<3>.T = !chip_comp/GenDatasig & 
	chip_comp/GenDataCounter<3>
	# chip_comp/GenDatasig & 
	chip_comp/GenDataCounter<0> & chip_comp/GenDataCounter<1> & 
	chip_comp/GenDataCounter<2>;
   chip_comp/GenDataCounter<3>.CLK = CLK_40MHZ;	// GCK
   chip_comp/GenDataCounter<3>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 7 | 11 | chip_comp/GenDataCounter<4>
ATTRIBUTES | 4367104 | 0
OUTPUTMC | 14 | 14 | 0 | 14 | 17 | 14 | 15 | 14 | 12 | 14 | 10 | 14 | 8 | 7 | 11 | 7 | 10 | 7 | 8 | 14 | 5 | 14 | 4 | 14 | 3 | 14 | 6 | 11 | 9
INPUTS | 6 | chip_comp/GenDatasig  | chip_comp/GenDataCounter<0>  | chip_comp/GenDataCounter<1>  | chip_comp/GenDataCounter<2>  | chip_comp/GenDataCounter<3>  | chip_comp/GenDataCounter<4>
INPUTMC | 6 | 8 | 6 | 9 | 15 | 7 | 14 | 7 | 13 | 7 | 12 | 7 | 11
EQ | 7 | 
   chip_comp/GenDataCounter<4>.T = !chip_comp/GenDatasig & 
	chip_comp/GenDataCounter<4>
	# chip_comp/GenDatasig & 
	chip_comp/GenDataCounter<0> & chip_comp/GenDataCounter<1> & 
	chip_comp/GenDataCounter<2> & chip_comp/GenDataCounter<3>;
   chip_comp/GenDataCounter<4>.CLK = CLK_40MHZ;	// GCK
   chip_comp/GenDataCounter<4>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 7 | 10 | chip_comp/GenDataCounter<5>
ATTRIBUTES | 4367104 | 0
OUTPUTMC | 13 | 14 | 0 | 14 | 17 | 14 | 15 | 14 | 12 | 14 | 10 | 14 | 8 | 7 | 10 | 7 | 8 | 14 | 5 | 14 | 4 | 14 | 3 | 14 | 6 | 11 | 8
INPUTS | 7 | chip_comp/GenDatasig  | chip_comp/GenDataCounter<0>  | chip_comp/GenDataCounter<1>  | chip_comp/GenDataCounter<2>  | chip_comp/GenDataCounter<3>  | chip_comp/GenDataCounter<4>  | chip_comp/GenDataCounter<5>
INPUTMC | 7 | 8 | 6 | 9 | 15 | 7 | 14 | 7 | 13 | 7 | 12 | 7 | 11 | 7 | 10
EQ | 8 | 
   chip_comp/GenDataCounter<5>.T = !chip_comp/GenDatasig & 
	chip_comp/GenDataCounter<5>
	# chip_comp/GenDatasig & 
	chip_comp/GenDataCounter<0> & chip_comp/GenDataCounter<1> & 
	chip_comp/GenDataCounter<2> & chip_comp/GenDataCounter<3> & 
	chip_comp/GenDataCounter<4>;
   chip_comp/GenDataCounter<5>.CLK = CLK_40MHZ;	// GCK
   chip_comp/GenDataCounter<5>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 7 | 8 | chip_comp/GenDataCounter<6>
ATTRIBUTES | 4367104 | 0
OUTPUTMC | 12 | 14 | 0 | 14 | 17 | 14 | 15 | 14 | 12 | 14 | 10 | 14 | 8 | 7 | 8 | 14 | 5 | 14 | 4 | 14 | 3 | 14 | 6 | 11 | 7
INPUTS | 8 | chip_comp/GenDatasig  | chip_comp/GenDataCounter<0>  | chip_comp/GenDataCounter<1>  | chip_comp/GenDataCounter<2>  | chip_comp/GenDataCounter<3>  | chip_comp/GenDataCounter<4>  | chip_comp/GenDataCounter<5>  | chip_comp/GenDataCounter<6>
INPUTMC | 8 | 8 | 6 | 9 | 15 | 7 | 14 | 7 | 13 | 7 | 12 | 7 | 11 | 7 | 10 | 7 | 8
EQ | 8 | 
   chip_comp/GenDataCounter<6>.T = !chip_comp/GenDatasig & 
	chip_comp/GenDataCounter<6>
	# chip_comp/GenDatasig & 
	chip_comp/GenDataCounter<0> & chip_comp/GenDataCounter<1> & 
	chip_comp/GenDataCounter<2> & chip_comp/GenDataCounter<3> & 
	chip_comp/GenDataCounter<4> & chip_comp/GenDataCounter<5>;
   chip_comp/GenDataCounter<6>.CLK = CLK_40MHZ;	// GCK
   chip_comp/GenDataCounter<6>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 14 | 5 | chip_comp/GenDataCounter<7>
ATTRIBUTES | 4367104 | 0
OUTPUTMC | 11 | 14 | 0 | 14 | 17 | 14 | 15 | 14 | 12 | 14 | 10 | 14 | 8 | 14 | 5 | 14 | 4 | 14 | 3 | 14 | 6 | 7 | 0
INPUTS | 9 | chip_comp/GenDatasig  | chip_comp/GenDataCounter<0>  | chip_comp/GenDataCounter<1>  | chip_comp/GenDataCounter<2>  | chip_comp/GenDataCounter<3>  | chip_comp/GenDataCounter<4>  | chip_comp/GenDataCounter<5>  | chip_comp/GenDataCounter<6>  | chip_comp/GenDataCounter<7>
INPUTMC | 9 | 8 | 6 | 9 | 15 | 7 | 14 | 7 | 13 | 7 | 12 | 7 | 11 | 7 | 10 | 7 | 8 | 14 | 5
EQ | 9 | 
   chip_comp/GenDataCounter<7>.T = !chip_comp/GenDatasig & 
	chip_comp/GenDataCounter<7>
	# chip_comp/GenDatasig & 
	chip_comp/GenDataCounter<0> & chip_comp/GenDataCounter<1> & 
	chip_comp/GenDataCounter<2> & chip_comp/GenDataCounter<3> & 
	chip_comp/GenDataCounter<4> & chip_comp/GenDataCounter<5> & 
	chip_comp/GenDataCounter<6>;
   chip_comp/GenDataCounter<7>.CLK = CLK_40MHZ;	// GCK
   chip_comp/GenDataCounter<7>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 14 | 4 | chip_comp/GenDataCounter<8>
ATTRIBUTES | 4367104 | 0
OUTPUTMC | 10 | 14 | 0 | 14 | 17 | 14 | 15 | 14 | 12 | 14 | 10 | 14 | 8 | 14 | 4 | 14 | 3 | 14 | 6 | 11 | 6
INPUTS | 10 | chip_comp/GenDatasig  | chip_comp/GenDataCounter<0>  | chip_comp/GenDataCounter<1>  | chip_comp/GenDataCounter<2>  | chip_comp/GenDataCounter<3>  | chip_comp/GenDataCounter<4>  | chip_comp/GenDataCounter<5>  | chip_comp/GenDataCounter<6>  | chip_comp/GenDataCounter<7>  | chip_comp/GenDataCounter<8>
INPUTMC | 10 | 8 | 6 | 9 | 15 | 7 | 14 | 7 | 13 | 7 | 12 | 7 | 11 | 7 | 10 | 7 | 8 | 14 | 5 | 14 | 4
EQ | 9 | 
   chip_comp/GenDataCounter<8>.T = !chip_comp/GenDatasig & 
	chip_comp/GenDataCounter<8>
	# chip_comp/GenDatasig & 
	chip_comp/GenDataCounter<0> & chip_comp/GenDataCounter<1> & 
	chip_comp/GenDataCounter<2> & chip_comp/GenDataCounter<3> & 
	chip_comp/GenDataCounter<4> & chip_comp/GenDataCounter<5> & 
	chip_comp/GenDataCounter<6> & chip_comp/GenDataCounter<7>;
   chip_comp/GenDataCounter<8>.CLK = CLK_40MHZ;	// GCK
   chip_comp/GenDataCounter<8>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 14 | 3 | chip_comp/GenDataCounter<9>
ATTRIBUTES | 4367104 | 0
OUTPUTMC | 9 | 14 | 0 | 14 | 17 | 14 | 15 | 14 | 12 | 14 | 10 | 14 | 8 | 14 | 3 | 14 | 6 | 2 | 4
INPUTS | 11 | chip_comp/GenDatasig  | chip_comp/GenDataCounter<0>  | chip_comp/GenDataCounter<1>  | chip_comp/GenDataCounter<2>  | chip_comp/GenDataCounter<3>  | chip_comp/GenDataCounter<4>  | chip_comp/GenDataCounter<5>  | chip_comp/GenDataCounter<6>  | chip_comp/GenDataCounter<7>  | chip_comp/GenDataCounter<8>  | chip_comp/GenDataCounter<9>
INPUTMC | 11 | 8 | 6 | 9 | 15 | 7 | 14 | 7 | 13 | 7 | 12 | 7 | 11 | 7 | 10 | 7 | 8 | 14 | 5 | 14 | 4 | 14 | 3
EQ | 10 | 
   chip_comp/GenDataCounter<9>.T = !chip_comp/GenDatasig & 
	chip_comp/GenDataCounter<9>
	# chip_comp/GenDatasig & 
	chip_comp/GenDataCounter<0> & chip_comp/GenDataCounter<1> & 
	chip_comp/GenDataCounter<2> & chip_comp/GenDataCounter<3> & 
	chip_comp/GenDataCounter<4> & chip_comp/GenDataCounter<5> & 
	chip_comp/GenDataCounter<6> & chip_comp/GenDataCounter<7> & 
	chip_comp/GenDataCounter<8>;
   chip_comp/GenDataCounter<9>.CLK = CLK_40MHZ;	// GCK
   chip_comp/GenDataCounter<9>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 0 | 1 | chip_comp/TCLKCounter<1>
ATTRIBUTES | 4367104 | 0
OUTPUTMC | 16 | 0 | 14 | 0 | 0 | 0 | 1 | 0 | 6 | 0 | 8 | 0 | 17 | 0 | 15 | 0 | 12 | 0 | 10 | 0 | 3 | 0 | 2 | 3 | 4 | 0 | 9 | 0 | 11 | 0 | 13 | 0 | 16
INPUTS | 14 | chip_comp/TimerInterval<2>  | chip_comp/TimerInterval<0>  | chip_comp/TCLKCounter<1>  | chip_comp/TCLKCounter<2>  | chip_comp/TCLKCounter<3>  | chip_comp/TCLKCounter<4>  | chip_comp/TCLKCounter<5>  | chip_comp/TCLKCounter<6>  | chip_comp/TCLKCounter<7>  | chip_comp/TCLKCounter<8>  | chip_comp/TCLKCounter<9>  | chip_comp/TCLKCounter<10>  | chip_comp/TimerInterval<1>  | chip_comp/TCLKCounter<0>
INPUTMC | 14 | 13 | 1 | 13 | 3 | 0 | 1 | 0 | 6 | 0 | 8 | 0 | 17 | 0 | 15 | 0 | 12 | 0 | 10 | 0 | 3 | 0 | 2 | 3 | 4 | 2 | 8 | 0 | 0
EQ | 17 | 
   !chip_comp/TCLKCounter<1>.T = chip_comp/TCLKCounter<0>
	# chip_comp/TimerInterval<2> & 
	chip_comp/TimerInterval<0> & !chip_comp/TCLKCounter<1> & 
	!chip_comp/TCLKCounter<2> & !chip_comp/TCLKCounter<3> & 
	!chip_comp/TCLKCounter<4> & !chip_comp/TCLKCounter<5> & 
	!chip_comp/TCLKCounter<6> & !chip_comp/TCLKCounter<7> & 
	!chip_comp/TCLKCounter<8> & !chip_comp/TCLKCounter<9> & 
	!chip_comp/TCLKCounter<10>
	# chip_comp/TimerInterval<2> & 
	chip_comp/TimerInterval<1> & !chip_comp/TCLKCounter<1> & 
	!chip_comp/TCLKCounter<2> & !chip_comp/TCLKCounter<3> & 
	!chip_comp/TCLKCounter<4> & !chip_comp/TCLKCounter<5> & 
	!chip_comp/TCLKCounter<6> & !chip_comp/TCLKCounter<7> & 
	!chip_comp/TCLKCounter<8> & !chip_comp/TCLKCounter<9> & 
	!chip_comp/TCLKCounter<10>;
   chip_comp/TCLKCounter<1>.CLK = CLK_40MHZ;	// GCK
   chip_comp/TCLKCounter<1>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 0 | 6 | chip_comp/TCLKCounter<2>
ATTRIBUTES | 4367104 | 0
OUTPUTMC | 16 | 0 | 14 | 0 | 0 | 0 | 1 | 0 | 6 | 0 | 8 | 0 | 17 | 0 | 15 | 0 | 12 | 0 | 10 | 0 | 3 | 0 | 2 | 3 | 4 | 0 | 9 | 0 | 11 | 0 | 13 | 0 | 16
INPUTS | 14 | chip_comp/TCLKCounter<0>  | chip_comp/TCLKCounter<1>  | chip_comp/TimerInterval<2>  | chip_comp/TimerInterval<0>  | chip_comp/TimerInterval<1>  | chip_comp/TCLKCounter<2>  | chip_comp/TCLKCounter<3>  | chip_comp/TCLKCounter<4>  | chip_comp/TCLKCounter<5>  | chip_comp/TCLKCounter<6>  | chip_comp/TCLKCounter<7>  | chip_comp/TCLKCounter<8>  | chip_comp/TCLKCounter<9>  | chip_comp/TCLKCounter<10>
INPUTMC | 14 | 0 | 0 | 0 | 1 | 13 | 1 | 13 | 3 | 2 | 8 | 0 | 6 | 0 | 8 | 0 | 17 | 0 | 15 | 0 | 12 | 0 | 10 | 0 | 3 | 0 | 2 | 3 | 4
EQ | 23 | 
   !chip_comp/TCLKCounter<2>.T = chip_comp/TCLKCounter<0>
	# chip_comp/TCLKCounter<1>
	# chip_comp/TimerInterval<2> & 
	chip_comp/TimerInterval<0> & !chip_comp/TCLKCounter<2> & 
	!chip_comp/TCLKCounter<3> & !chip_comp/TCLKCounter<4> & 
	!chip_comp/TCLKCounter<5> & !chip_comp/TCLKCounter<6> & 
	!chip_comp/TCLKCounter<7> & !chip_comp/TCLKCounter<8> & 
	!chip_comp/TCLKCounter<9> & !chip_comp/TCLKCounter<10>
	# chip_comp/TimerInterval<2> & 
	chip_comp/TimerInterval<1> & !chip_comp/TCLKCounter<2> & 
	!chip_comp/TCLKCounter<3> & !chip_comp/TCLKCounter<4> & 
	!chip_comp/TCLKCounter<5> & !chip_comp/TCLKCounter<6> & 
	!chip_comp/TCLKCounter<7> & !chip_comp/TCLKCounter<8> & 
	!chip_comp/TCLKCounter<9> & !chip_comp/TCLKCounter<10>
	# !chip_comp/TimerInterval<2> & 
	!chip_comp/TimerInterval<0> & !chip_comp/TimerInterval<1> & 
	!chip_comp/TCLKCounter<2> & !chip_comp/TCLKCounter<3> & 
	!chip_comp/TCLKCounter<4> & !chip_comp/TCLKCounter<5> & 
	!chip_comp/TCLKCounter<6> & !chip_comp/TCLKCounter<7> & 
	!chip_comp/TCLKCounter<8> & !chip_comp/TCLKCounter<9> & 
	!chip_comp/TCLKCounter<10>;
   chip_comp/TCLKCounter<2>.CLK = CLK_40MHZ;	// GCK
   chip_comp/TCLKCounter<2>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 0 | 8 | chip_comp/TCLKCounter<3>
ATTRIBUTES | 4367104 | 0
OUTPUTMC | 17 | 0 | 14 | 0 | 0 | 0 | 1 | 0 | 6 | 0 | 8 | 0 | 17 | 0 | 15 | 0 | 12 | 0 | 10 | 0 | 3 | 0 | 2 | 3 | 4 | 0 | 7 | 0 | 9 | 0 | 11 | 0 | 13 | 0 | 16
INPUTS | 15 | chip_comp/TCLKCounter<0>  | chip_comp/TCLKCounter<1>  | chip_comp/TCLKCounter<2>  | chip_comp/TimerInterval<2>  | chip_comp/TimerInterval<1>  | chip_comp/TCLKCounter<3>  | chip_comp/TCLKCounter<4>  | chip_comp/TCLKCounter<5>  | chip_comp/TCLKCounter<6>  | chip_comp/TCLKCounter<7>  | chip_comp/TCLKCounter<8>  | chip_comp/TCLKCounter<9>  | chip_comp/TCLKCounter<10>  | chip_comp/TimerInterval<0>  | ACQENnB2sig<1>.EXP
INPUTMC | 15 | 0 | 0 | 0 | 1 | 0 | 6 | 13 | 1 | 2 | 8 | 0 | 8 | 0 | 17 | 0 | 15 | 0 | 12 | 0 | 10 | 0 | 3 | 0 | 2 | 3 | 4 | 13 | 3 | 0 | 7
IMPORTS | 1 | 0 | 7
EQ | 23 | 
   !chip_comp/TCLKCounter<3>.T = chip_comp/TCLKCounter<0>
	# chip_comp/TCLKCounter<1>
	# chip_comp/TCLKCounter<2>
	# chip_comp/TimerInterval<0> & 
	!chip_comp/TCLKCounter<3> & !chip_comp/TCLKCounter<4> & 
	!chip_comp/TCLKCounter<5> & !chip_comp/TCLKCounter<6> & 
	!chip_comp/TCLKCounter<7> & !chip_comp/TCLKCounter<8> & 
	!chip_comp/TCLKCounter<9> & !chip_comp/TCLKCounter<10>
	# !chip_comp/TimerInterval<2> & 
	!chip_comp/TimerInterval<1> & !chip_comp/TCLKCounter<3> & 
	!chip_comp/TCLKCounter<4> & !chip_comp/TCLKCounter<5> & 
	!chip_comp/TCLKCounter<6> & !chip_comp/TCLKCounter<7> & 
	!chip_comp/TCLKCounter<8> & !chip_comp/TCLKCounter<9> & 
	!chip_comp/TCLKCounter<10>
;Imported pterms FB1_8
	# chip_comp/TimerInterval<2> & 
	chip_comp/TimerInterval<1> & !chip_comp/TCLKCounter<3> & 
	!chip_comp/TCLKCounter<4> & !chip_comp/TCLKCounter<5> & 
	!chip_comp/TCLKCounter<6> & !chip_comp/TCLKCounter<7> & 
	!chip_comp/TCLKCounter<8> & !chip_comp/TCLKCounter<9> & 
	!chip_comp/TCLKCounter<10>;
   chip_comp/TCLKCounter<3>.CLK = CLK_40MHZ;	// GCK
   chip_comp/TCLKCounter<3>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 0 | 17 | chip_comp/TCLKCounter<4>
ATTRIBUTES | 4367104 | 0
OUTPUTMC | 17 | 0 | 14 | 0 | 0 | 0 | 1 | 0 | 6 | 0 | 8 | 0 | 17 | 0 | 15 | 0 | 12 | 0 | 10 | 0 | 3 | 0 | 2 | 3 | 4 | 0 | 7 | 0 | 9 | 0 | 11 | 0 | 13 | 0 | 16
INPUTS | 13 | chip_comp/TCLKCounter<0>  | chip_comp/TCLKCounter<1>  | chip_comp/TCLKCounter<2>  | chip_comp/TCLKCounter<3>  | chip_comp/TimerInterval<0>  | chip_comp/TCLKCounter<4>  | chip_comp/TCLKCounter<5>  | chip_comp/TCLKCounter<6>  | chip_comp/TCLKCounter<7>  | chip_comp/TCLKCounter<8>  | chip_comp/TCLKCounter<9>  | chip_comp/TCLKCounter<10>  | chip_comp/TCLKCounter<0>.EXP
INPUTMC | 13 | 0 | 0 | 0 | 1 | 0 | 6 | 0 | 8 | 13 | 3 | 0 | 17 | 0 | 15 | 0 | 12 | 0 | 10 | 0 | 3 | 0 | 2 | 3 | 4 | 0 | 0
IMPORTS | 1 | 0 | 0
EQ | 22 | 
   !chip_comp/TCLKCounter<4>.T = chip_comp/TCLKCounter<0>
	# chip_comp/TCLKCounter<1>
	# chip_comp/TCLKCounter<2>
	# chip_comp/TCLKCounter<3>
	# chip_comp/TimerInterval<0> & 
	!chip_comp/TCLKCounter<4> & !chip_comp/TCLKCounter<5> & 
	!chip_comp/TCLKCounter<6> & !chip_comp/TCLKCounter<7> & 
	!chip_comp/TCLKCounter<8> & !chip_comp/TCLKCounter<9> & 
	!chip_comp/TCLKCounter<10>
;Imported pterms FB1_1
	# chip_comp/TimerInterval<2> & 
	!chip_comp/TCLKCounter<4> & !chip_comp/TCLKCounter<5> & 
	!chip_comp/TCLKCounter<6> & !chip_comp/TCLKCounter<7> & 
	!chip_comp/TCLKCounter<8> & !chip_comp/TCLKCounter<9> & 
	!chip_comp/TCLKCounter<10>
	# chip_comp/TimerInterval<1> & 
	!chip_comp/TCLKCounter<4> & !chip_comp/TCLKCounter<5> & 
	!chip_comp/TCLKCounter<6> & !chip_comp/TCLKCounter<7> & 
	!chip_comp/TCLKCounter<8> & !chip_comp/TCLKCounter<9> & 
	!chip_comp/TCLKCounter<10>;
   chip_comp/TCLKCounter<4>.CLK = CLK_40MHZ;	// GCK
   chip_comp/TCLKCounter<4>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 0 | 15 | chip_comp/TCLKCounter<5>
ATTRIBUTES | 4367104 | 0
OUTPUTMC | 16 | 0 | 14 | 0 | 0 | 0 | 1 | 0 | 6 | 0 | 8 | 0 | 17 | 0 | 15 | 0 | 12 | 0 | 10 | 0 | 3 | 0 | 2 | 3 | 4 | 0 | 7 | 0 | 9 | 0 | 11 | 0 | 13
INPUTS | 12 | chip_comp/TCLKCounter<0>  | chip_comp/TCLKCounter<1>  | chip_comp/TCLKCounter<2>  | chip_comp/TCLKCounter<3>  | chip_comp/TCLKCounter<4>  | chip_comp/TCLKCounter<5>  | chip_comp/TCLKCounter<6>  | chip_comp/TCLKCounter<7>  | chip_comp/TCLKCounter<8>  | chip_comp/TCLKCounter<9>  | TCLKsig.EXP  | ACLKsig.EXP
INPUTMC | 12 | 0 | 0 | 0 | 1 | 0 | 6 | 0 | 8 | 0 | 17 | 0 | 15 | 0 | 12 | 0 | 10 | 0 | 3 | 0 | 2 | 0 | 14 | 0 | 16
IMPORTS | 2 | 0 | 14 | 0 | 16
EQ | 33 | 
   chip_comp/TCLKCounter<5>.T = !chip_comp/TCLKCounter<0> & 
	!chip_comp/TCLKCounter<1> & !chip_comp/TCLKCounter<2> & 
	!chip_comp/TCLKCounter<3> & !chip_comp/TCLKCounter<4> & 
	chip_comp/TCLKCounter<5>
	# !chip_comp/TCLKCounter<0> & 
	!chip_comp/TCLKCounter<1> & !chip_comp/TCLKCounter<2> & 
	!chip_comp/TCLKCounter<3> & !chip_comp/TCLKCounter<4> & 
	chip_comp/TCLKCounter<6>
	# !chip_comp/TCLKCounter<0> & 
	!chip_comp/TCLKCounter<1> & !chip_comp/TCLKCounter<2> & 
	!chip_comp/TCLKCounter<3> & !chip_comp/TCLKCounter<4> & 
	chip_comp/TCLKCounter<7>
	# !chip_comp/TCLKCounter<0> & 
	!chip_comp/TCLKCounter<1> & !chip_comp/TCLKCounter<2> & 
	!chip_comp/TCLKCounter<3> & !chip_comp/TCLKCounter<4> & 
	chip_comp/TCLKCounter<8>
	# !chip_comp/TCLKCounter<0> & 
	!chip_comp/TCLKCounter<1> & !chip_comp/TCLKCounter<2> & 
	!chip_comp/TCLKCounter<3> & !chip_comp/TCLKCounter<4> & 
	chip_comp/TCLKCounter<9>
;Imported pterms FB1_15
	# !chip_comp/TCLKCounter<0> & 
	!chip_comp/TCLKCounter<1> & !chip_comp/TCLKCounter<2> & 
	!chip_comp/TCLKCounter<3> & !chip_comp/TCLKCounter<4> & 
	chip_comp/TCLKCounter<10>
;Imported pterms FB1_17
	# !chip_comp/TimerInterval<2> & 
	chip_comp/TimerInterval<0> & chip_comp/TimerInterval<1> & 
	!chip_comp/TCLKCounter<0> & !chip_comp/TCLKCounter<1> & 
	!chip_comp/TCLKCounter<2> & !chip_comp/TCLKCounter<3> & 
	!chip_comp/TCLKCounter<4>;
   chip_comp/TCLKCounter<5>.CLK = CLK_40MHZ;	// GCK
   chip_comp/TCLKCounter<5>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 0 | 12 | chip_comp/TCLKCounter<6>
ATTRIBUTES | 4367104 | 0
OUTPUTMC | 15 | 0 | 14 | 0 | 0 | 0 | 1 | 0 | 6 | 0 | 8 | 0 | 17 | 0 | 15 | 0 | 12 | 0 | 10 | 0 | 3 | 0 | 2 | 3 | 4 | 0 | 7 | 0 | 9 | 0 | 11
INPUTS | 12 | chip_comp/TCLKCounter<0>  | chip_comp/TCLKCounter<1>  | chip_comp/TCLKCounter<2>  | chip_comp/TCLKCounter<3>  | chip_comp/TCLKCounter<4>  | chip_comp/TCLKCounter<5>  | chip_comp/TCLKCounter<6>  | chip_comp/TCLKCounter<7>  | chip_comp/TCLKCounter<8>  | chip_comp/TCLKCounter<9>  | chip_comp/TCLKCounter<10>  | CLK_40MHZsig$BUF0.EXP
INPUTMC | 12 | 0 | 0 | 0 | 1 | 0 | 6 | 0 | 8 | 0 | 17 | 0 | 15 | 0 | 12 | 0 | 10 | 0 | 3 | 0 | 2 | 3 | 4 | 0 | 13
IMPORTS | 1 | 0 | 13
EQ | 33 | 
   chip_comp/TCLKCounter<6>.T = !chip_comp/TCLKCounter<0> & 
	!chip_comp/TCLKCounter<1> & !chip_comp/TCLKCounter<2> & 
	!chip_comp/TCLKCounter<3> & !chip_comp/TCLKCounter<4> & 
	!chip_comp/TCLKCounter<5> & chip_comp/TCLKCounter<6>
	# !chip_comp/TCLKCounter<0> & 
	!chip_comp/TCLKCounter<1> & !chip_comp/TCLKCounter<2> & 
	!chip_comp/TCLKCounter<3> & !chip_comp/TCLKCounter<4> & 
	!chip_comp/TCLKCounter<5> & chip_comp/TCLKCounter<7>
	# !chip_comp/TCLKCounter<0> & 
	!chip_comp/TCLKCounter<1> & !chip_comp/TCLKCounter<2> & 
	!chip_comp/TCLKCounter<3> & !chip_comp/TCLKCounter<4> & 
	!chip_comp/TCLKCounter<5> & chip_comp/TCLKCounter<8>
	# !chip_comp/TCLKCounter<0> & 
	!chip_comp/TCLKCounter<1> & !chip_comp/TCLKCounter<2> & 
	!chip_comp/TCLKCounter<3> & !chip_comp/TCLKCounter<4> & 
	!chip_comp/TCLKCounter<5> & chip_comp/TCLKCounter<9>
	# !chip_comp/TCLKCounter<0> & 
	!chip_comp/TCLKCounter<1> & !chip_comp/TCLKCounter<2> & 
	!chip_comp/TCLKCounter<3> & !chip_comp/TCLKCounter<4> & 
	!chip_comp/TCLKCounter<5> & chip_comp/TCLKCounter<10>
;Imported pterms FB1_14
	# !chip_comp/TimerInterval<2> & 
	chip_comp/TimerInterval<0> & !chip_comp/TCLKCounter<0> & 
	!chip_comp/TCLKCounter<1> & !chip_comp/TCLKCounter<2> & 
	!chip_comp/TCLKCounter<3> & !chip_comp/TCLKCounter<4> & 
	!chip_comp/TCLKCounter<5>
	# chip_comp/TimerInterval<2> & 
	!chip_comp/TimerInterval<0> & !chip_comp/TimerInterval<1> & 
	!chip_comp/TCLKCounter<0> & !chip_comp/TCLKCounter<1> & 
	!chip_comp/TCLKCounter<2> & !chip_comp/TCLKCounter<3> & 
	!chip_comp/TCLKCounter<4> & !chip_comp/TCLKCounter<5>;
   chip_comp/TCLKCounter<6>.CLK = CLK_40MHZ;	// GCK
   chip_comp/TCLKCounter<6>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 0 | 10 | chip_comp/TCLKCounter<7>
ATTRIBUTES | 4367104 | 0
OUTPUTMC | 13 | 0 | 14 | 0 | 0 | 0 | 1 | 0 | 6 | 0 | 8 | 0 | 17 | 0 | 15 | 0 | 12 | 0 | 10 | 0 | 3 | 0 | 2 | 3 | 4 | 0 | 7
INPUTS | 15 | chip_comp/TCLKCounter<0>  | chip_comp/TCLKCounter<1>  | chip_comp/TCLKCounter<2>  | chip_comp/TCLKCounter<3>  | chip_comp/TCLKCounter<4>  | chip_comp/TCLKCounter<5>  | chip_comp/TCLKCounter<6>  | chip_comp/TCLKCounter<7>  | chip_comp/TCLKCounter<8>  | chip_comp/TCLKCounter<9>  | chip_comp/TCLKCounter<10>  | chip_comp/TimerInterval<2>  | chip_comp/TimerInterval<0>  | ACQENnB3sig<1>.EXP  | ACQENnB0sig<0>.EXP
INPUTMC | 15 | 0 | 0 | 0 | 1 | 0 | 6 | 0 | 8 | 0 | 17 | 0 | 15 | 0 | 12 | 0 | 10 | 0 | 3 | 0 | 2 | 3 | 4 | 13 | 1 | 13 | 3 | 0 | 9 | 0 | 11
IMPORTS | 2 | 0 | 9 | 0 | 11
EQ | 40 | 
   chip_comp/TCLKCounter<7>.T = !chip_comp/TCLKCounter<0> & 
	!chip_comp/TCLKCounter<1> & !chip_comp/TCLKCounter<2> & 
	!chip_comp/TCLKCounter<3> & !chip_comp/TCLKCounter<4> & 
	!chip_comp/TCLKCounter<5> & !chip_comp/TCLKCounter<6> & 
	chip_comp/TCLKCounter<7>
	# !chip_comp/TCLKCounter<0> & 
	!chip_comp/TCLKCounter<1> & !chip_comp/TCLKCounter<2> & 
	!chip_comp/TCLKCounter<3> & !chip_comp/TCLKCounter<4> & 
	!chip_comp/TCLKCounter<5> & !chip_comp/TCLKCounter<6> & 
	chip_comp/TCLKCounter<8>
	# !chip_comp/TCLKCounter<0> & 
	!chip_comp/TCLKCounter<1> & !chip_comp/TCLKCounter<2> & 
	!chip_comp/TCLKCounter<3> & !chip_comp/TCLKCounter<4> & 
	!chip_comp/TCLKCounter<5> & !chip_comp/TCLKCounter<6> & 
	chip_comp/TCLKCounter<9>
	# !chip_comp/TCLKCounter<0> & 
	!chip_comp/TCLKCounter<1> & !chip_comp/TCLKCounter<2> & 
	!chip_comp/TCLKCounter<3> & !chip_comp/TCLKCounter<4> & 
	!chip_comp/TCLKCounter<5> & !chip_comp/TCLKCounter<6> & 
	chip_comp/TCLKCounter<10>
	# !chip_comp/TimerInterval<2> & 
	chip_comp/TimerInterval<0> & !chip_comp/TCLKCounter<0> & 
	!chip_comp/TCLKCounter<1> & !chip_comp/TCLKCounter<2> & 
	!chip_comp/TCLKCounter<3> & !chip_comp/TCLKCounter<4> & 
	!chip_comp/TCLKCounter<5> & !chip_comp/TCLKCounter<6>
;Imported pterms FB1_10
	# !chip_comp/TimerInterval<2> & 
	chip_comp/TimerInterval<1> & !chip_comp/TCLKCounter<0> & 
	!chip_comp/TCLKCounter<1> & !chip_comp/TCLKCounter<2> & 
	!chip_comp/TCLKCounter<3> & !chip_comp/TCLKCounter<4> & 
	!chip_comp/TCLKCounter<5> & !chip_comp/TCLKCounter<6>
;Imported pterms FB1_12
	# chip_comp/TimerInterval<2> & 
	!chip_comp/TimerInterval<0> & !chip_comp/TimerInterval<1> & 
	!chip_comp/TCLKCounter<0> & !chip_comp/TCLKCounter<1> & 
	!chip_comp/TCLKCounter<2> & !chip_comp/TCLKCounter<3> & 
	!chip_comp/TCLKCounter<4> & !chip_comp/TCLKCounter<5> & 
	!chip_comp/TCLKCounter<6>;
   chip_comp/TCLKCounter<7>.CLK = CLK_40MHZ;	// GCK
   chip_comp/TCLKCounter<7>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 0 | 3 | chip_comp/TCLKCounter<8>
ATTRIBUTES | 4367104 | 0
OUTPUTMC | 13 | 0 | 14 | 0 | 0 | 0 | 1 | 0 | 6 | 0 | 8 | 0 | 17 | 0 | 15 | 0 | 12 | 0 | 10 | 0 | 3 | 0 | 2 | 3 | 4 | 0 | 7
INPUTS | 14 | chip_comp/TCLKCounter<0>  | chip_comp/TCLKCounter<1>  | chip_comp/TCLKCounter<2>  | chip_comp/TCLKCounter<3>  | chip_comp/TCLKCounter<4>  | chip_comp/TCLKCounter<5>  | chip_comp/TCLKCounter<6>  | chip_comp/TCLKCounter<7>  | chip_comp/TCLKCounter<9>  | chip_comp/TCLKCounter<10>  | chip_comp/TimerInterval<2>  | chip_comp/TimerInterval<0>  | chip_comp/TimerInterval<1>  | chip_comp/TCLKCounter<8>
INPUTMC | 14 | 0 | 0 | 0 | 1 | 0 | 6 | 0 | 8 | 0 | 17 | 0 | 15 | 0 | 12 | 0 | 10 | 0 | 2 | 3 | 4 | 13 | 1 | 13 | 3 | 2 | 8 | 0 | 3
EQ | 29 | 
   chip_comp/TCLKCounter<8>.T = !chip_comp/TCLKCounter<0> & 
	!chip_comp/TCLKCounter<1> & !chip_comp/TCLKCounter<2> & 
	!chip_comp/TCLKCounter<3> & !chip_comp/TCLKCounter<4> & 
	!chip_comp/TCLKCounter<5> & !chip_comp/TCLKCounter<6> & 
	!chip_comp/TCLKCounter<7> & chip_comp/TCLKCounter<8>
	# !chip_comp/TCLKCounter<0> & 
	!chip_comp/TCLKCounter<1> & !chip_comp/TCLKCounter<2> & 
	!chip_comp/TCLKCounter<3> & !chip_comp/TCLKCounter<4> & 
	!chip_comp/TCLKCounter<5> & !chip_comp/TCLKCounter<6> & 
	!chip_comp/TCLKCounter<7> & chip_comp/TCLKCounter<9>
	# !chip_comp/TCLKCounter<0> & 
	!chip_comp/TCLKCounter<1> & !chip_comp/TCLKCounter<2> & 
	!chip_comp/TCLKCounter<3> & !chip_comp/TCLKCounter<4> & 
	!chip_comp/TCLKCounter<5> & !chip_comp/TCLKCounter<6> & 
	!chip_comp/TCLKCounter<7> & chip_comp/TCLKCounter<10>
	# !chip_comp/TimerInterval<2> & 
	chip_comp/TimerInterval<1> & !chip_comp/TCLKCounter<0> & 
	!chip_comp/TCLKCounter<1> & !chip_comp/TCLKCounter<2> & 
	!chip_comp/TCLKCounter<3> & !chip_comp/TCLKCounter<4> & 
	!chip_comp/TCLKCounter<5> & !chip_comp/TCLKCounter<6> & 
	!chip_comp/TCLKCounter<7>
	# chip_comp/TimerInterval<2> & 
	!chip_comp/TimerInterval<0> & !chip_comp/TimerInterval<1> & 
	!chip_comp/TCLKCounter<0> & !chip_comp/TCLKCounter<1> & 
	!chip_comp/TCLKCounter<2> & !chip_comp/TCLKCounter<3> & 
	!chip_comp/TCLKCounter<4> & !chip_comp/TCLKCounter<5> & 
	!chip_comp/TCLKCounter<6> & !chip_comp/TCLKCounter<7>;
   chip_comp/TCLKCounter<8>.CLK = CLK_40MHZ;	// GCK
   chip_comp/TCLKCounter<8>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 0 | 2 | chip_comp/TCLKCounter<9>
ATTRIBUTES | 4367104 | 0
OUTPUTMC | 13 | 0 | 14 | 0 | 0 | 0 | 1 | 0 | 6 | 0 | 8 | 0 | 17 | 0 | 15 | 0 | 12 | 0 | 10 | 0 | 3 | 0 | 2 | 3 | 4 | 0 | 7
INPUTS | 14 | chip_comp/TCLKCounter<0>  | chip_comp/TCLKCounter<1>  | chip_comp/TCLKCounter<2>  | chip_comp/TCLKCounter<3>  | chip_comp/TCLKCounter<4>  | chip_comp/TCLKCounter<5>  | chip_comp/TCLKCounter<6>  | chip_comp/TCLKCounter<7>  | chip_comp/TCLKCounter<8>  | chip_comp/TCLKCounter<10>  | chip_comp/TimerInterval<2>  | chip_comp/TimerInterval<0>  | chip_comp/TimerInterval<1>  | chip_comp/TCLKCounter<9>
INPUTMC | 14 | 0 | 0 | 0 | 1 | 0 | 6 | 0 | 8 | 0 | 17 | 0 | 15 | 0 | 12 | 0 | 10 | 0 | 3 | 3 | 4 | 13 | 1 | 13 | 3 | 2 | 8 | 0 | 2
EQ | 28 | 
   chip_comp/TCLKCounter<9>.T = !chip_comp/TCLKCounter<0> & 
	!chip_comp/TCLKCounter<1> & !chip_comp/TCLKCounter<2> & 
	!chip_comp/TCLKCounter<3> & !chip_comp/TCLKCounter<4> & 
	!chip_comp/TCLKCounter<5> & !chip_comp/TCLKCounter<6> & 
	!chip_comp/TCLKCounter<7> & !chip_comp/TCLKCounter<8> & 
	chip_comp/TCLKCounter<9>
	# !chip_comp/TCLKCounter<0> & 
	!chip_comp/TCLKCounter<1> & !chip_comp/TCLKCounter<2> & 
	!chip_comp/TCLKCounter<3> & !chip_comp/TCLKCounter<4> & 
	!chip_comp/TCLKCounter<5> & !chip_comp/TCLKCounter<6> & 
	!chip_comp/TCLKCounter<7> & !chip_comp/TCLKCounter<8> & 
	chip_comp/TCLKCounter<10>
	# chip_comp/TimerInterval<2> & 
	!chip_comp/TimerInterval<0> & !chip_comp/TimerInterval<1> & 
	!chip_comp/TCLKCounter<0> & !chip_comp/TCLKCounter<1> & 
	!chip_comp/TCLKCounter<2> & !chip_comp/TCLKCounter<3> & 
	!chip_comp/TCLKCounter<4> & !chip_comp/TCLKCounter<5> & 
	!chip_comp/TCLKCounter<6> & !chip_comp/TCLKCounter<7> & 
	!chip_comp/TCLKCounter<8>
	# !chip_comp/TimerInterval<2> & 
	chip_comp/TimerInterval<0> & chip_comp/TimerInterval<1> & 
	!chip_comp/TCLKCounter<0> & !chip_comp/TCLKCounter<1> & 
	!chip_comp/TCLKCounter<2> & !chip_comp/TCLKCounter<3> & 
	!chip_comp/TCLKCounter<4> & !chip_comp/TCLKCounter<5> & 
	!chip_comp/TCLKCounter<6> & !chip_comp/TCLKCounter<7> & 
	!chip_comp/TCLKCounter<8>;
   chip_comp/TCLKCounter<9>.CLK = CLK_40MHZ;	// GCK
   chip_comp/TCLKCounter<9>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 13 | 0 | chip_comp/TimerRestCMD
ATTRIBUTES | 4363012 | 0
OUTPUTMC | 2 | 13 | 0 | 13 | 13
INPUTS | 11 | chip_comp/TXMAINSTATE_FFd1  | chip_comp/TXMAINSTATE_FFd2  | chip_comp/TimerRestCMD  | chip_comp/CommandReceived<10>  | chip_comp/CommandReceived<13>  | chip_comp/CommandReceived<14>  | chip_comp/CommandReceived<9>  | chip_comp/CommandReceived<11>  | chip_comp/CommandReceived<12>  | chip_comp/CommandReceived<15>  | chip_comp/CommandReceived<8>
INPUTMC | 11 | 2 | 2 | 7 | 5 | 13 | 0 | 3 | 16 | 3 | 13 | 3 | 12 | 5 | 15 | 3 | 15 | 3 | 14 | 3 | 11 | 5 | 16
EQ | 10 | 
   chip_comp/TimerRestCMD.T = !chip_comp/TXMAINSTATE_FFd1 & 
	!chip_comp/TXMAINSTATE_FFd2 & chip_comp/TimerRestCMD
	# chip_comp/CommandReceived<10> & 
	!chip_comp/CommandReceived<13> & !chip_comp/CommandReceived<14> & 
	!chip_comp/CommandReceived<9> & !chip_comp/CommandReceived<11> & 
	!chip_comp/CommandReceived<12> & !chip_comp/CommandReceived<15> & 
	!chip_comp/CommandReceived<8> & chip_comp/TXMAINSTATE_FFd1 & 
	!chip_comp/TimerRestCMD;
   chip_comp/TimerRestCMD.CLK = CLK_40MHZ;	// GCK
   chip_comp/TimerRestCMD.AP = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 1 | POR

MACROCELL | 2 | 7 | chip_comp/ACLKCounter<1>
ATTRIBUTES | 4367104 | 0
OUTPUTMC | 9 | 0 | 16 | 2 | 6 | 2 | 15 | 2 | 16 | 2 | 17 | 2 | 13 | 2 | 12 | 2 | 11 | 2 | 0
INPUTS | 1 | chip_comp/ACLKCounter<0>
INPUTMC | 1 | 4 | 12
EQ | 3 | 
   !chip_comp/ACLKCounter<1>.T = chip_comp/ACLKCounter<0>;
   chip_comp/ACLKCounter<1>.CLK = CLK_40MHZ;	// GCK
   chip_comp/ACLKCounter<1>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 2 | 6 | chip_comp/ACLKCounter<2>
ATTRIBUTES | 4367104 | 0
OUTPUTMC | 8 | 0 | 16 | 2 | 15 | 2 | 16 | 2 | 17 | 2 | 13 | 2 | 12 | 2 | 11 | 2 | 0
INPUTS | 2 | chip_comp/ACLKCounter<0>  | chip_comp/ACLKCounter<1>
INPUTMC | 2 | 4 | 12 | 2 | 7
EQ | 4 | 
   chip_comp/ACLKCounter<2>.T = !chip_comp/ACLKCounter<0> & 
	!chip_comp/ACLKCounter<1>;
   chip_comp/ACLKCounter<2>.CLK = CLK_40MHZ;	// GCK
   chip_comp/ACLKCounter<2>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 2 | 15 | chip_comp/ACLKCounter<3>
ATTRIBUTES | 4367104 | 0
OUTPUTMC | 8 | 0 | 16 | 2 | 15 | 2 | 16 | 2 | 17 | 2 | 13 | 2 | 12 | 2 | 11 | 2 | 0
INPUTS | 11 | chip_comp/ACLKCounter<0>  | chip_comp/ACLKCounter<1>  | chip_comp/ACLKCounter<2>  | chip_comp/SamplingClock<1>  | chip_comp/SamplingClock<0>  | chip_comp/ACLKCounter<3>  | chip_comp/ACLKCounter<4>  | chip_comp/ACLKCounter<5>  | chip_comp/ACLKCounter<6>  | chip_comp/ACLKCounter<7>  | chip_comp/ACLKCounter<8>
INPUTMC | 11 | 4 | 12 | 2 | 7 | 2 | 6 | 2 | 10 | 13 | 8 | 2 | 15 | 2 | 16 | 2 | 17 | 2 | 13 | 2 | 12 | 2 | 11
EQ | 10 | 
   !chip_comp/ACLKCounter<3>.T = chip_comp/ACLKCounter<0>
	# chip_comp/ACLKCounter<1>
	# chip_comp/ACLKCounter<2>
	# !chip_comp/SamplingClock<1> & 
	!chip_comp/SamplingClock<0> & !chip_comp/ACLKCounter<3> & 
	!chip_comp/ACLKCounter<4> & !chip_comp/ACLKCounter<5> & 
	!chip_comp/ACLKCounter<6> & !chip_comp/ACLKCounter<7> & 
	!chip_comp/ACLKCounter<8>;
   chip_comp/ACLKCounter<3>.CLK = CLK_40MHZ;	// GCK
   chip_comp/ACLKCounter<3>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 2 | 16 | chip_comp/ACLKCounter<4>
ATTRIBUTES | 4367104 | 0
OUTPUTMC | 8 | 0 | 16 | 2 | 15 | 2 | 16 | 2 | 17 | 2 | 13 | 2 | 12 | 2 | 11 | 2 | 0
INPUTS | 10 | chip_comp/ACLKCounter<0>  | chip_comp/ACLKCounter<1>  | chip_comp/ACLKCounter<2>  | chip_comp/ACLKCounter<3>  | chip_comp/SamplingClock<1>  | chip_comp/ACLKCounter<4>  | chip_comp/ACLKCounter<5>  | chip_comp/ACLKCounter<6>  | chip_comp/ACLKCounter<7>  | chip_comp/ACLKCounter<8>
INPUTMC | 10 | 4 | 12 | 2 | 7 | 2 | 6 | 2 | 15 | 2 | 10 | 2 | 16 | 2 | 17 | 2 | 13 | 2 | 12 | 2 | 11
EQ | 10 | 
   !chip_comp/ACLKCounter<4>.T = chip_comp/ACLKCounter<0>
	# chip_comp/ACLKCounter<1>
	# chip_comp/ACLKCounter<2>
	# chip_comp/ACLKCounter<3>
	# !chip_comp/SamplingClock<1> & 
	!chip_comp/ACLKCounter<4> & !chip_comp/ACLKCounter<5> & 
	!chip_comp/ACLKCounter<6> & !chip_comp/ACLKCounter<7> & 
	!chip_comp/ACLKCounter<8>;
   chip_comp/ACLKCounter<4>.CLK = CLK_40MHZ;	// GCK
   chip_comp/ACLKCounter<4>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 2 | 17 | chip_comp/ACLKCounter<5>
ATTRIBUTES | 4367104 | 0
OUTPUTMC | 7 | 0 | 16 | 2 | 15 | 2 | 16 | 2 | 17 | 2 | 13 | 2 | 12 | 2 | 11
INPUTS | 12 | chip_comp/ACLKCounter<0>  | chip_comp/ACLKCounter<1>  | chip_comp/ACLKCounter<2>  | chip_comp/ACLKCounter<3>  | chip_comp/ACLKCounter<4>  | chip_comp/ACLKCounter<5>  | chip_comp/ACLKCounter<6>  | chip_comp/ACLKCounter<7>  | chip_comp/ACLKCounter<8>  | chip_comp/SamplingClock<1>  | chip_comp/SamplingClock<0>  | EXP18_.EXP
INPUTMC | 12 | 4 | 12 | 2 | 7 | 2 | 6 | 2 | 15 | 2 | 16 | 2 | 17 | 2 | 13 | 2 | 12 | 2 | 11 | 2 | 10 | 13 | 8 | 2 | 0
IMPORTS | 1 | 2 | 0
EQ | 27 | 
   chip_comp/ACLKCounter<5>.T = !chip_comp/ACLKCounter<0> & 
	!chip_comp/ACLKCounter<1> & !chip_comp/ACLKCounter<2> & 
	!chip_comp/ACLKCounter<3> & !chip_comp/ACLKCounter<4> & 
	chip_comp/ACLKCounter<5>
	# !chip_comp/ACLKCounter<0> & 
	!chip_comp/ACLKCounter<1> & !chip_comp/ACLKCounter<2> & 
	!chip_comp/ACLKCounter<3> & !chip_comp/ACLKCounter<4> & 
	chip_comp/ACLKCounter<6>
	# !chip_comp/ACLKCounter<0> & 
	!chip_comp/ACLKCounter<1> & !chip_comp/ACLKCounter<2> & 
	!chip_comp/ACLKCounter<3> & !chip_comp/ACLKCounter<4> & 
	chip_comp/ACLKCounter<7>
	# !chip_comp/ACLKCounter<0> & 
	!chip_comp/ACLKCounter<1> & !chip_comp/ACLKCounter<2> & 
	!chip_comp/ACLKCounter<3> & !chip_comp/ACLKCounter<4> & 
	chip_comp/ACLKCounter<8>
	# chip_comp/SamplingClock<1> & 
	chip_comp/SamplingClock<0> & !chip_comp/ACLKCounter<0> & 
	!chip_comp/ACLKCounter<1> & !chip_comp/ACLKCounter<2> & 
	!chip_comp/ACLKCounter<3> & !chip_comp/ACLKCounter<4>
;Imported pterms FB3_1
	# !chip_comp/SamplingClock<1> & 
	!chip_comp/SamplingClock<0> & !chip_comp/ACLKCounter<0> & 
	!chip_comp/ACLKCounter<1> & !chip_comp/ACLKCounter<2> & 
	!chip_comp/ACLKCounter<3> & !chip_comp/ACLKCounter<4>;
   chip_comp/ACLKCounter<5>.CLK = CLK_40MHZ;	// GCK
   chip_comp/ACLKCounter<5>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 2 | 13 | chip_comp/ACLKCounter<6>
ATTRIBUTES | 4367104 | 0
OUTPUTMC | 7 | 0 | 16 | 2 | 15 | 2 | 16 | 2 | 17 | 2 | 13 | 2 | 12 | 2 | 11
INPUTS | 11 | chip_comp/ACLKCounter<0>  | chip_comp/ACLKCounter<1>  | chip_comp/ACLKCounter<2>  | chip_comp/ACLKCounter<3>  | chip_comp/ACLKCounter<4>  | chip_comp/ACLKCounter<5>  | chip_comp/ACLKCounter<7>  | chip_comp/ACLKCounter<8>  | chip_comp/SamplingClock<1>  | chip_comp/SamplingClock<0>  | chip_comp/ACLKCounter<6>
INPUTMC | 11 | 4 | 12 | 2 | 7 | 2 | 6 | 2 | 15 | 2 | 16 | 2 | 17 | 2 | 12 | 2 | 11 | 2 | 10 | 13 | 8 | 2 | 13
EQ | 19 | 
   chip_comp/ACLKCounter<6>.T = !chip_comp/ACLKCounter<0> & 
	!chip_comp/ACLKCounter<1> & !chip_comp/ACLKCounter<2> & 
	!chip_comp/ACLKCounter<3> & !chip_comp/ACLKCounter<4> & 
	!chip_comp/ACLKCounter<5> & chip_comp/ACLKCounter<6>
	# !chip_comp/ACLKCounter<0> & 
	!chip_comp/ACLKCounter<1> & !chip_comp/ACLKCounter<2> & 
	!chip_comp/ACLKCounter<3> & !chip_comp/ACLKCounter<4> & 
	!chip_comp/ACLKCounter<5> & chip_comp/ACLKCounter<7>
	# !chip_comp/ACLKCounter<0> & 
	!chip_comp/ACLKCounter<1> & !chip_comp/ACLKCounter<2> & 
	!chip_comp/ACLKCounter<3> & !chip_comp/ACLKCounter<4> & 
	!chip_comp/ACLKCounter<5> & chip_comp/ACLKCounter<8>
	# !chip_comp/SamplingClock<1> & 
	chip_comp/SamplingClock<0> & !chip_comp/ACLKCounter<0> & 
	!chip_comp/ACLKCounter<1> & !chip_comp/ACLKCounter<2> & 
	!chip_comp/ACLKCounter<3> & !chip_comp/ACLKCounter<4> & 
	!chip_comp/ACLKCounter<5>;
   chip_comp/ACLKCounter<6>.CLK = CLK_40MHZ;	// GCK
   chip_comp/ACLKCounter<6>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 2 | 12 | chip_comp/ACLKCounter<7>
ATTRIBUTES | 4367104 | 0
OUTPUTMC | 7 | 0 | 16 | 2 | 15 | 2 | 16 | 2 | 17 | 2 | 13 | 2 | 12 | 2 | 11
INPUTS | 11 | chip_comp/ACLKCounter<0>  | chip_comp/ACLKCounter<1>  | chip_comp/ACLKCounter<2>  | chip_comp/ACLKCounter<3>  | chip_comp/ACLKCounter<4>  | chip_comp/ACLKCounter<5>  | chip_comp/ACLKCounter<6>  | chip_comp/ACLKCounter<8>  | chip_comp/SamplingClock<1>  | chip_comp/SamplingClock<0>  | chip_comp/ACLKCounter<7>
INPUTMC | 11 | 4 | 12 | 2 | 7 | 2 | 6 | 2 | 15 | 2 | 16 | 2 | 17 | 2 | 13 | 2 | 11 | 2 | 10 | 13 | 8 | 2 | 12
EQ | 17 | 
   chip_comp/ACLKCounter<7>.T = !chip_comp/ACLKCounter<0> & 
	!chip_comp/ACLKCounter<1> & !chip_comp/ACLKCounter<2> & 
	!chip_comp/ACLKCounter<3> & !chip_comp/ACLKCounter<4> & 
	!chip_comp/ACLKCounter<5> & !chip_comp/ACLKCounter<6> & 
	chip_comp/ACLKCounter<7>
	# !chip_comp/ACLKCounter<0> & 
	!chip_comp/ACLKCounter<1> & !chip_comp/ACLKCounter<2> & 
	!chip_comp/ACLKCounter<3> & !chip_comp/ACLKCounter<4> & 
	!chip_comp/ACLKCounter<5> & !chip_comp/ACLKCounter<6> & 
	chip_comp/ACLKCounter<8>
	# chip_comp/SamplingClock<1> & 
	!chip_comp/SamplingClock<0> & !chip_comp/ACLKCounter<0> & 
	!chip_comp/ACLKCounter<1> & !chip_comp/ACLKCounter<2> & 
	!chip_comp/ACLKCounter<3> & !chip_comp/ACLKCounter<4> & 
	!chip_comp/ACLKCounter<5> & !chip_comp/ACLKCounter<6>;
   chip_comp/ACLKCounter<7>.CLK = CLK_40MHZ;	// GCK
   chip_comp/ACLKCounter<7>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 2 | 5 | chip_comp/ADCRestCMD
ATTRIBUTES | 4363012 | 0
OUTPUTMC | 2 | 13 | 2 | 2 | 5
INPUTS | 3 | chip_comp/TXMAINSTATE_FFd1  | chip_comp/TXMAINSTATE_FFd2  | chip_comp/ADCRestCMD
INPUTMC | 3 | 2 | 2 | 7 | 5 | 2 | 5
EQ | 4 | 
   chip_comp/ADCRestCMD.T = !chip_comp/TXMAINSTATE_FFd1 & 
	!chip_comp/TXMAINSTATE_FFd2 & chip_comp/ADCRestCMD;
   chip_comp/ADCRestCMD.CLK = CLK_40MHZ;	// GCK
   chip_comp/ADCRestCMD.AP = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 1 | POR

MACROCELL | 10 | 3 | chip_comp/Datasig<4>
ATTRIBUTES | 8561408 | 0
OUTPUTMC | 4 | 8 | 4 | 10 | 3 | 8 | 3 | 10 | 4
INPUTS | 14 | HFn_B<3>  | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/TXREADOUTSTATE_FFd1  | chip_comp/Datasig<4>  | HFn_B<1>  | chip_comp/TXREADOUTSTATE_FFd2  | HFn_B<0>  | HFn_B<2>  | chip_comp/StatusDataSel<2>  | chip_comp/StatusDataSel<3>  | chip_comp/StatusDataSel<4>  | chip_comp/GenDataCMD  | RST4n_Bsig<1>.EXP
INPUTMC | 10 | 7 | 16 | 8 | 0 | 7 | 15 | 10 | 3 | 8 | 12 | 13 | 6 | 13 | 5 | 13 | 4 | 13 | 9 | 10 | 4
INPUTP | 4 | 8 | 6 | 4 | 7
IMPORTS | 1 | 10 | 4
EQ | 37 | 
   chip_comp/Datasig<4>.D = HFn_B<3> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd1 & 
	chip_comp/Datasig<4>
	# HFn_B<2> & chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd2 & 
	chip_comp/Datasig<4>
	# HFn_B<1> & chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	chip_comp/Datasig<4>
	# HFn_B<0> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd2 & 
	chip_comp/Datasig<4>
	# !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	!chip_comp/TXREADOUTSTATE_FFd3 & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1 & 
	!chip_comp/GenDataCMD & chip_comp/Datasig<4>
;Imported pterms FB11_5
	# !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	!chip_comp/TXREADOUTSTATE_FFd3 & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1 & 
	!chip_comp/LinkStablished & chip_comp/Datasig<4>
	# !chip_comp/StatusDataSel<1> & 
	chip_comp/TimerInterval<0> & !chip_comp/StatusDataSel<0> & 
	chip_comp/StatusDataSel<2> & !chip_comp/StatusDataSel<3> & 
	!chip_comp/StatusDataSel<4> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/GenDataCMD
	# !chip_comp/StatusDataSel<1> & 
	chip_comp/TimerInterval<0> & !chip_comp/StatusDataSel<0> & 
	chip_comp/StatusDataSel<2> & !chip_comp/StatusDataSel<3> & 
	!chip_comp/StatusDataSel<4> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/LinkStablished;
   chip_comp/Datasig<4>.CLK = CLK_40MHZ;	// GCK
   chip_comp/Datasig<4>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 12 | 3 | chip_comp/Datasig<6>
ATTRIBUTES | 8561408 | 0
OUTPUTMC | 4 | 8 | 1 | 12 | 3 | 8 | 0 | 12 | 4
INPUTS | 14 | HFn_B<3>  | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/TXREADOUTSTATE_FFd1  | chip_comp/Datasig<6>  | HFn_B<1>  | chip_comp/TXREADOUTSTATE_FFd2  | HFn_B<0>  | HFn_B<2>  | DR1  | chip_comp/StatusDataSel<3>  | chip_comp/GenDataCMD  | EXP41_.EXP  | EXP42_.EXP
INPUTMC | 10 | 7 | 16 | 8 | 0 | 7 | 15 | 12 | 3 | 8 | 12 | 15 | 10 | 13 | 5 | 13 | 9 | 12 | 2 | 12 | 4
INPUTP | 4 | 8 | 6 | 4 | 7
IMPORTS | 2 | 12 | 2 | 12 | 4
EQ | 71 | 
   chip_comp/Datasig<6>.D = HFn_B<3> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd1 & 
	chip_comp/Datasig<6>
	# HFn_B<2> & chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd2 & 
	chip_comp/Datasig<6>
	# HFn_B<1> & chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	chip_comp/Datasig<6>
	# HFn_B<0> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd2 & 
	chip_comp/Datasig<6>
	# DR1 & chip_comp/StatusDataSel<3> & 
	!chip_comp/TXREADOUTSTATE_FFd3 & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1 & 
	!chip_comp/GenDataCMD
;Imported pterms FB13_3
	# DR1 & chip_comp/StatusDataSel<3> & 
	!chip_comp/TXREADOUTSTATE_FFd3 & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1 & 
	!chip_comp/LinkStablished
	# DR1 & chip_comp/StatusDataSel<4> & 
	!chip_comp/TXREADOUTSTATE_FFd3 & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1 & 
	!chip_comp/GenDataCMD
	# DR1 & chip_comp/StatusDataSel<4> & 
	!chip_comp/TXREADOUTSTATE_FFd3 & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1 & 
	!chip_comp/LinkStablished
	# DR1 & chip_comp/StatusDataSel<1> & 
	chip_comp/StatusDataSel<2> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/GenDataCMD
	# DR1 & chip_comp/StatusDataSel<0> & 
	chip_comp/StatusDataSel<2> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/GenDataCMD
;Imported pterms FB13_5
	# DR1 & chip_comp/StatusDataSel<1> & 
	chip_comp/StatusDataSel<2> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/LinkStablished
	# DR1 & chip_comp/StatusDataSel<0> & 
	chip_comp/StatusDataSel<2> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/LinkStablished
	# !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	!chip_comp/TXREADOUTSTATE_FFd3 & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1 & 
	!chip_comp/GenDataCMD & chip_comp/Datasig<6>
	# !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	!chip_comp/TXREADOUTSTATE_FFd3 & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1 & 
	!chip_comp/LinkStablished & chip_comp/Datasig<6>
	# chip_comp/TimerInterval<2> & 
	!chip_comp/StatusDataSel<1> & !chip_comp/StatusDataSel<0> & 
	chip_comp/StatusDataSel<2> & !chip_comp/StatusDataSel<3> & 
	!chip_comp/StatusDataSel<4> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/GenDataCMD
;Imported pterms FB13_6
	# chip_comp/TimerInterval<2> & 
	!chip_comp/StatusDataSel<1> & !chip_comp/StatusDataSel<0> & 
	chip_comp/StatusDataSel<2> & !chip_comp/StatusDataSel<3> & 
	!chip_comp/StatusDataSel<4> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/LinkStablished;
   chip_comp/Datasig<6>.CLK = CLK_40MHZ;	// GCK
   chip_comp/Datasig<6>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 6 | 16 | chip_comp/Datasig<8>
ATTRIBUTES | 8561408 | 0
OUTPUTMC | 4 | 6 | 11 | 6 | 16 | 6 | 12 | 6 | 17
INPUTS | 14 | HFn_B<3>  | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/TXREADOUTSTATE_FFd1  | chip_comp/Datasig<8>  | HFn_B<1>  | chip_comp/TXREADOUTSTATE_FFd2  | HFn_B<0>  | HFn_B<2>  | PT0  | chip_comp/StatusDataSel<3>  | chip_comp/GenDataCMD  | EXP30_.EXP  | EXP31_.EXP
INPUTMC | 10 | 7 | 16 | 8 | 0 | 7 | 15 | 6 | 16 | 8 | 12 | 15 | 5 | 13 | 5 | 13 | 9 | 6 | 15 | 6 | 17
INPUTP | 4 | 8 | 6 | 4 | 7
IMPORTS | 2 | 6 | 15 | 6 | 17
EQ | 71 | 
   chip_comp/Datasig<8>.D = HFn_B<3> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd1 & 
	chip_comp/Datasig<8>
	# HFn_B<2> & chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd2 & 
	chip_comp/Datasig<8>
	# HFn_B<1> & chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	chip_comp/Datasig<8>
	# HFn_B<0> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd2 & 
	chip_comp/Datasig<8>
	# PT0 & chip_comp/StatusDataSel<3> & 
	!chip_comp/TXREADOUTSTATE_FFd3 & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1 & 
	!chip_comp/GenDataCMD
;Imported pterms FB7_16
	# PT0 & chip_comp/StatusDataSel<3> & 
	!chip_comp/TXREADOUTSTATE_FFd3 & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1 & 
	!chip_comp/LinkStablished
	# PT0 & chip_comp/StatusDataSel<4> & 
	!chip_comp/TXREADOUTSTATE_FFd3 & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1 & 
	!chip_comp/GenDataCMD
	# PT0 & chip_comp/StatusDataSel<4> & 
	!chip_comp/TXREADOUTSTATE_FFd3 & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1 & 
	!chip_comp/LinkStablished
	# PT0 & chip_comp/StatusDataSel<1> & 
	chip_comp/StatusDataSel<2> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/GenDataCMD
	# PT0 & chip_comp/StatusDataSel<0> & 
	chip_comp/StatusDataSel<2> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/GenDataCMD
;Imported pterms FB7_15
	# !chip_comp/StatusDataSel<1> & 
	!chip_comp/StatusDataSel<0> & chip_comp/SamplingClock<1> & 
	chip_comp/StatusDataSel<2> & !chip_comp/StatusDataSel<3> & 
	!chip_comp/StatusDataSel<4> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/LinkStablished
;Imported pterms FB7_18
	# PT0 & chip_comp/StatusDataSel<1> & 
	chip_comp/StatusDataSel<2> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/LinkStablished
	# PT0 & chip_comp/StatusDataSel<0> & 
	chip_comp/StatusDataSel<2> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/LinkStablished
	# !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	!chip_comp/TXREADOUTSTATE_FFd3 & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1 & 
	!chip_comp/GenDataCMD & chip_comp/Datasig<8>
	# !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	!chip_comp/TXREADOUTSTATE_FFd3 & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1 & 
	!chip_comp/LinkStablished & chip_comp/Datasig<8>
	# !chip_comp/StatusDataSel<1> & 
	!chip_comp/StatusDataSel<0> & chip_comp/SamplingClock<1> & 
	chip_comp/StatusDataSel<2> & !chip_comp/StatusDataSel<3> & 
	!chip_comp/StatusDataSel<4> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/GenDataCMD;
   chip_comp/Datasig<8>.CLK = CLK_40MHZ;	// GCK
   chip_comp/Datasig<8>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 14 | 6 | chip_comp/GenDataCounter<15>
ATTRIBUTES | 4367104 | 0
OUTPUTMC | 3 | 14 | 0 | 14 | 6 | 11 | 13
INPUTS | 17 | chip_comp/GenDatasig  | chip_comp/GenDataCounter<0>  | chip_comp/GenDataCounter<10>  | chip_comp/GenDataCounter<11>  | chip_comp/GenDataCounter<12>  | chip_comp/GenDataCounter<13>  | chip_comp/GenDataCounter<14>  | chip_comp/GenDataCounter<1>  | chip_comp/GenDataCounter<2>  | chip_comp/GenDataCounter<3>  | chip_comp/GenDataCounter<4>  | chip_comp/GenDataCounter<5>  | chip_comp/GenDataCounter<6>  | chip_comp/GenDataCounter<7>  | chip_comp/GenDataCounter<8>  | chip_comp/GenDataCounter<9>  | chip_comp/GenDataCounter<15>
INPUTMC | 17 | 8 | 6 | 9 | 15 | 14 | 17 | 14 | 15 | 14 | 12 | 14 | 10 | 14 | 8 | 7 | 14 | 7 | 13 | 7 | 12 | 7 | 11 | 7 | 10 | 7 | 8 | 14 | 5 | 14 | 4 | 14 | 3 | 14 | 6
EQ | 13 | 
   chip_comp/GenDataCounter<15>.T = !chip_comp/GenDatasig & 
	chip_comp/GenDataCounter<15>
	# chip_comp/GenDatasig & 
	chip_comp/GenDataCounter<0> & chip_comp/GenDataCounter<10> & 
	chip_comp/GenDataCounter<11> & chip_comp/GenDataCounter<12> & 
	chip_comp/GenDataCounter<13> & chip_comp/GenDataCounter<14> & 
	chip_comp/GenDataCounter<1> & chip_comp/GenDataCounter<2> & 
	chip_comp/GenDataCounter<3> & chip_comp/GenDataCounter<4> & 
	chip_comp/GenDataCounter<5> & chip_comp/GenDataCounter<6> & 
	chip_comp/GenDataCounter<7> & chip_comp/GenDataCounter<8> & 
	chip_comp/GenDataCounter<9>;
   chip_comp/GenDataCounter<15>.CLK = CLK_40MHZ;	// GCK
   chip_comp/GenDataCounter<15>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 5 | 2 | chip_comp/ReceiveCommandComp/sr<1>
ATTRIBUTES | 8561408 | 0
OUTPUTMC | 19 | 3 | 16 | 3 | 13 | 3 | 12 | 5 | 15 | 3 | 15 | 3 | 14 | 3 | 11 | 5 | 16 | 3 | 17 | 3 | 10 | 3 | 9 | 3 | 8 | 3 | 7 | 3 | 6 | 3 | 5 | 5 | 17 | 5 | 14 | 3 | 3 | 5 | 13
INPUTS | 2 | chip_comp/ReceiveCommandComp/clr_sr  | chip_comp/ReceiveCommandComp/sr<2>
INPUTMC | 2 | 5 | 14 | 5 | 1
EQ | 4 | 
   chip_comp/ReceiveCommandComp/sr<1>.D = !chip_comp/ReceiveCommandComp/clr_sr & 
	chip_comp/ReceiveCommandComp/sr<2>;
   !chip_comp/ReceiveCommandComp/sr<1>.CLK = CLK_40MHZ;	// GCK
   chip_comp/ReceiveCommandComp/sr<1>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 5 | 1 | chip_comp/ReceiveCommandComp/sr<2>
ATTRIBUTES | 8561408 | 0
OUTPUTMC | 19 | 3 | 16 | 3 | 13 | 3 | 12 | 5 | 15 | 3 | 15 | 3 | 14 | 3 | 11 | 5 | 16 | 3 | 17 | 3 | 10 | 3 | 9 | 3 | 8 | 3 | 7 | 3 | 6 | 3 | 5 | 5 | 17 | 5 | 14 | 5 | 2 | 3 | 3
INPUTS | 2 | chip_comp/ReceiveCommandComp/clr_sr  | chip_comp/ReceiveCommandComp/sr<3>
INPUTMC | 2 | 5 | 14 | 5 | 0
EQ | 4 | 
   chip_comp/ReceiveCommandComp/sr<2>.D = !chip_comp/ReceiveCommandComp/clr_sr & 
	chip_comp/ReceiveCommandComp/sr<3>;
   !chip_comp/ReceiveCommandComp/sr<2>.CLK = CLK_40MHZ;	// GCK
   chip_comp/ReceiveCommandComp/sr<2>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 5 | 0 | chip_comp/ReceiveCommandComp/sr<3>
ATTRIBUTES | 8561408 | 0
OUTPUTMC | 19 | 3 | 16 | 3 | 13 | 3 | 12 | 5 | 15 | 3 | 15 | 3 | 14 | 3 | 11 | 5 | 16 | 3 | 17 | 3 | 10 | 3 | 9 | 3 | 8 | 3 | 7 | 3 | 6 | 3 | 5 | 5 | 17 | 5 | 14 | 5 | 1 | 3 | 3
INPUTS | 2 | chip_comp/ReceiveCommandComp/clr_sr  | chip_comp/ReceiveCommandComp/sr<4>
INPUTMC | 2 | 5 | 14 | 9 | 12
EQ | 4 | 
   chip_comp/ReceiveCommandComp/sr<3>.D = !chip_comp/ReceiveCommandComp/clr_sr & 
	chip_comp/ReceiveCommandComp/sr<4>;
   !chip_comp/ReceiveCommandComp/sr<3>.CLK = CLK_40MHZ;	// GCK
   chip_comp/ReceiveCommandComp/sr<3>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 3 | 4 | chip_comp/TCLKCounter<10>
ATTRIBUTES | 4367104 | 0
OUTPUTMC | 12 | 0 | 14 | 0 | 0 | 0 | 1 | 0 | 6 | 0 | 8 | 0 | 17 | 0 | 7 | 0 | 12 | 0 | 10 | 0 | 3 | 0 | 2 | 3 | 4
INPUTS | 14 | chip_comp/TimerInterval<2>  | chip_comp/TimerInterval<0>  | chip_comp/TimerInterval<1>  | chip_comp/TCLKCounter<0>  | chip_comp/TCLKCounter<1>  | chip_comp/TCLKCounter<2>  | chip_comp/TCLKCounter<3>  | chip_comp/TCLKCounter<4>  | chip_comp/TCLKCounter<5>  | chip_comp/TCLKCounter<6>  | chip_comp/TCLKCounter<7>  | chip_comp/TCLKCounter<8>  | chip_comp/TCLKCounter<9>  | chip_comp/TCLKCounter<10>
INPUTMC | 14 | 13 | 1 | 13 | 3 | 2 | 8 | 0 | 0 | 0 | 1 | 0 | 6 | 0 | 8 | 0 | 17 | 0 | 15 | 0 | 12 | 0 | 10 | 0 | 3 | 0 | 2 | 3 | 4
EQ | 15 | 
   chip_comp/TCLKCounter<10>.T = !chip_comp/TCLKCounter<0> & 
	!chip_comp/TCLKCounter<1> & !chip_comp/TCLKCounter<2> & 
	!chip_comp/TCLKCounter<3> & !chip_comp/TCLKCounter<4> & 
	!chip_comp/TCLKCounter<5> & !chip_comp/TCLKCounter<6> & 
	!chip_comp/TCLKCounter<7> & !chip_comp/TCLKCounter<8> & 
	!chip_comp/TCLKCounter<9> & chip_comp/TCLKCounter<10>
	# chip_comp/TimerInterval<2> & 
	!chip_comp/TimerInterval<0> & !chip_comp/TimerInterval<1> & 
	!chip_comp/TCLKCounter<0> & !chip_comp/TCLKCounter<1> & 
	!chip_comp/TCLKCounter<2> & !chip_comp/TCLKCounter<3> & 
	!chip_comp/TCLKCounter<4> & !chip_comp/TCLKCounter<5> & 
	!chip_comp/TCLKCounter<6> & !chip_comp/TCLKCounter<7> & 
	!chip_comp/TCLKCounter<8> & !chip_comp/TCLKCounter<9>;
   chip_comp/TCLKCounter<10>.CLK = CLK_40MHZ;	// GCK
   chip_comp/TCLKCounter<10>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 2 | 11 | chip_comp/ACLKCounter<8>
ATTRIBUTES | 4367104 | 0
OUTPUTMC | 7 | 0 | 16 | 2 | 15 | 2 | 16 | 2 | 17 | 2 | 13 | 2 | 12 | 2 | 11
INPUTS | 11 | chip_comp/SamplingClock<1>  | chip_comp/SamplingClock<0>  | chip_comp/ACLKCounter<0>  | chip_comp/ACLKCounter<1>  | chip_comp/ACLKCounter<2>  | chip_comp/ACLKCounter<3>  | chip_comp/ACLKCounter<4>  | chip_comp/ACLKCounter<5>  | chip_comp/ACLKCounter<6>  | chip_comp/ACLKCounter<7>  | chip_comp/ACLKCounter<8>
INPUTMC | 11 | 2 | 10 | 13 | 8 | 4 | 12 | 2 | 7 | 2 | 6 | 2 | 15 | 2 | 16 | 2 | 17 | 2 | 13 | 2 | 12 | 2 | 11
EQ | 13 | 
   chip_comp/ACLKCounter<8>.T = !chip_comp/ACLKCounter<0> & 
	!chip_comp/ACLKCounter<1> & !chip_comp/ACLKCounter<2> & 
	!chip_comp/ACLKCounter<3> & !chip_comp/ACLKCounter<4> & 
	!chip_comp/ACLKCounter<5> & !chip_comp/ACLKCounter<6> & 
	!chip_comp/ACLKCounter<7> & chip_comp/ACLKCounter<8>
	# chip_comp/SamplingClock<1> & 
	chip_comp/SamplingClock<0> & !chip_comp/ACLKCounter<0> & 
	!chip_comp/ACLKCounter<1> & !chip_comp/ACLKCounter<2> & 
	!chip_comp/ACLKCounter<3> & !chip_comp/ACLKCounter<4> & 
	!chip_comp/ACLKCounter<5> & !chip_comp/ACLKCounter<6> & 
	!chip_comp/ACLKCounter<7>;
   chip_comp/ACLKCounter<8>.CLK = CLK_40MHZ;	// GCK
   chip_comp/ACLKCounter<8>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 10 | 0 | chip_comp/Datasig<0>
ATTRIBUTES | 8561408 | 0
OUTPUTMC | 3 | 8 | 11 | 10 | 0 | 8 | 12
INPUTS | 14 | HFn_B<3>  | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/TXREADOUTSTATE_FFd1  | chip_comp/Datasig<0>  | HFn_B<1>  | chip_comp/TXREADOUTSTATE_FFd2  | HFn_B<0>  | HFn_B<2>  | chip_comp/StatusDataSel<2>  | chip_comp/ENABLEn_BReg<0>  | chip_comp/GenDataCMD  | EXP36_.EXP  | EXP39_.EXP
INPUTMC | 10 | 7 | 16 | 8 | 0 | 7 | 15 | 10 | 0 | 8 | 12 | 13 | 6 | 15 | 1 | 13 | 9 | 10 | 1 | 10 | 17
INPUTP | 4 | 8 | 6 | 4 | 7
IMPORTS | 2 | 10 | 1 | 10 | 17
EQ | 89 | 
   chip_comp/Datasig<0>.D = HFn_B<3> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd1 & 
	chip_comp/Datasig<0>
	# HFn_B<2> & chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd2 & 
	chip_comp/Datasig<0>
	# HFn_B<1> & chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	chip_comp/Datasig<0>
	# HFn_B<0> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd2 & 
	chip_comp/Datasig<0>
	# chip_comp/StatusDataSel<2> & 
	chip_comp/ENABLEn_BReg<0> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/GenDataCMD
;Imported pterms FB11_2
	# chip_comp/StatusDataSel<1> & 
	chip_comp/StatusDataSel<0> & !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	chip_comp/ACQENnB3Reg<0> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/GenDataCMD
	# chip_comp/StatusDataSel<1> & 
	!chip_comp/StatusDataSel<0> & !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	chip_comp/ACQENnB2Reg<0> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/GenDataCMD
	# chip_comp/StatusDataSel<1> & 
	!chip_comp/StatusDataSel<0> & !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	chip_comp/ACQENnB2Reg<0> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/LinkStablished
	# !chip_comp/StatusDataSel<1> & 
	chip_comp/StatusDataSel<0> & !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	chip_comp/ACQENnB1Reg<0> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/GenDataCMD
	# !chip_comp/StatusDataSel<1> & 
	!chip_comp/StatusDataSel<0> & !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	chip_comp/ACQENnB0Reg<0> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/GenDataCMD
;Imported pterms FB11_3
	# chip_comp/StatusDataSel<1> & 
	chip_comp/StatusDataSel<0> & !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	chip_comp/ACQENnB3Reg<0> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/LinkStablished
	# !chip_comp/StatusDataSel<1> & 
	chip_comp/StatusDataSel<0> & !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	chip_comp/ACQENnB1Reg<0> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/LinkStablished
	# !chip_comp/StatusDataSel<1> & 
	!chip_comp/StatusDataSel<0> & !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	chip_comp/ACQENnB0Reg<0> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/LinkStablished
;Imported pterms FB11_18
	# chip_comp/StatusDataSel<2> & 
	chip_comp/ENABLEn_BReg<0> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/LinkStablished
	# chip_comp/StatusDataSel<3> & 
	chip_comp/ENABLEn_BReg<0> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/GenDataCMD
	# chip_comp/StatusDataSel<3> & 
	chip_comp/ENABLEn_BReg<0> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/LinkStablished
	# chip_comp/StatusDataSel<4> & 
	chip_comp/ENABLEn_BReg<0> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/GenDataCMD
	# chip_comp/StatusDataSel<4> & 
	chip_comp/ENABLEn_BReg<0> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/LinkStablished;
   chip_comp/Datasig<0>.CLK = CLK_40MHZ;	// GCK
   chip_comp/Datasig<0>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 6 | 1 | chip_comp/Datasig<10>
ATTRIBUTES | 8561408 | 0
OUTPUTMC | 2 | 6 | 2 | 6 | 1
INPUTS | 11 | HFn_B<3>  | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/TXREADOUTSTATE_FFd1  | chip_comp/Datasig<10>  | HFn_B<1>  | chip_comp/TXREADOUTSTATE_FFd2  | HFn_B<0>  | HFn_B<2>  | chip_comp/SimulData<10>  | EXP22_.EXP
INPUTMC | 7 | 7 | 16 | 8 | 0 | 7 | 15 | 6 | 1 | 8 | 12 | 11 | 17 | 6 | 0
INPUTP | 4 | 8 | 6 | 4 | 7
EXPORTS | 1 | 6 | 2
IMPORTS | 1 | 6 | 0
EQ | 26 | 
   chip_comp/Datasig<10>.D = HFn_B<3> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd1 & 
	chip_comp/Datasig<10>
	# HFn_B<2> & chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd2 & 
	chip_comp/Datasig<10>
	# HFn_B<1> & chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	chip_comp/Datasig<10>
	# HFn_B<0> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd2 & 
	chip_comp/Datasig<10>
;Imported pterms FB7_1
	# chip_comp/StatusDataSel<0> & 
	!chip_comp/TXREADOUTSTATE_FFd3 & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1 & 
	!chip_comp/GenDataCMD
	# chip_comp/StatusDataSel<0> & 
	!chip_comp/TXREADOUTSTATE_FFd3 & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1 & 
	!chip_comp/LinkStablished;
   chip_comp/Datasig<10>.CLK = CLK_40MHZ;	// GCK
   chip_comp/Datasig<10>.AR = POR;	// GSR
    chip_comp/Datasig<10>.EXP  =  !chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & chip_comp/SimulData<10>
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 4 | 15 | chip_comp/Datasig<12>
ATTRIBUTES | 8561408 | 0
OUTPUTMC | 4 | 4 | 14 | 4 | 15 | 4 | 13 | 4 | 16
INPUTS | 11 | HFn_B<3>  | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/TXREADOUTSTATE_FFd1  | chip_comp/Datasig<12>  | HFn_B<1>  | chip_comp/TXREADOUTSTATE_FFd2  | HFn_B<0>  | HFn_B<2>  | chip_comp/SimulData<11>  | Datasig<12>.EXP
INPUTMC | 7 | 7 | 16 | 8 | 0 | 7 | 15 | 4 | 15 | 8 | 12 | 11 | 16 | 4 | 14
INPUTP | 4 | 8 | 6 | 4 | 7
EXPORTS | 1 | 4 | 16
IMPORTS | 1 | 4 | 14
EQ | 26 | 
   chip_comp/Datasig<12>.D = HFn_B<3> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd1 & 
	chip_comp/Datasig<12>
	# HFn_B<2> & chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd2 & 
	chip_comp/Datasig<12>
	# HFn_B<1> & chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	chip_comp/Datasig<12>
	# HFn_B<0> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd2 & 
	chip_comp/Datasig<12>
;Imported pterms FB5_15
	# chip_comp/StatusDataSel<2> & 
	!chip_comp/TXREADOUTSTATE_FFd3 & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1 & 
	!chip_comp/GenDataCMD
	# chip_comp/StatusDataSel<2> & 
	!chip_comp/TXREADOUTSTATE_FFd3 & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1 & 
	!chip_comp/LinkStablished;
   chip_comp/Datasig<12>.CLK = CLK_40MHZ;	// GCK
   chip_comp/Datasig<12>.AR = POR;	// GSR
    chip_comp/Datasig<12>.EXP  =  !chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & chip_comp/SimulData<11>
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 4 | 10 | chip_comp/Datasig<14>
ATTRIBUTES | 8561408 | 0
OUTPUTMC | 2 | 4 | 11 | 4 | 10
INPUTS | 11 | HFn_B<3>  | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/TXREADOUTSTATE_FFd1  | chip_comp/Datasig<14>  | HFn_B<1>  | chip_comp/TXREADOUTSTATE_FFd2  | HFn_B<0>  | HFn_B<2>  | chip_comp/SimulData<14>  | Datasig<15>.EXP
INPUTMC | 7 | 7 | 16 | 8 | 0 | 7 | 15 | 4 | 10 | 8 | 12 | 7 | 3 | 4 | 9
INPUTP | 4 | 8 | 6 | 4 | 7
EXPORTS | 1 | 4 | 11
IMPORTS | 1 | 4 | 9
EQ | 26 | 
   chip_comp/Datasig<14>.D = HFn_B<3> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd1 & 
	chip_comp/Datasig<14>
	# HFn_B<2> & chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd2 & 
	chip_comp/Datasig<14>
	# HFn_B<1> & chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	chip_comp/Datasig<14>
	# HFn_B<0> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd2 & 
	chip_comp/Datasig<14>
;Imported pterms FB5_10
	# chip_comp/StatusDataSel<4> & 
	!chip_comp/TXREADOUTSTATE_FFd3 & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1 & 
	!chip_comp/GenDataCMD
	# chip_comp/StatusDataSel<4> & 
	!chip_comp/TXREADOUTSTATE_FFd3 & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1 & 
	!chip_comp/LinkStablished;
   chip_comp/Datasig<14>.CLK = CLK_40MHZ;	// GCK
   chip_comp/Datasig<14>.AR = POR;	// GSR
    chip_comp/Datasig<14>.EXP  =  !chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & chip_comp/SimulData<14>
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 10 | 14 | chip_comp/Datasig<2>
ATTRIBUTES | 8561408 | 0
OUTPUTMC | 2 | 8 | 7 | 10 | 14
INPUTS | 14 | HFn_B<3>  | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/TXREADOUTSTATE_FFd1  | chip_comp/Datasig<2>  | HFn_B<1>  | chip_comp/TXREADOUTSTATE_FFd2  | HFn_B<0>  | HFn_B<2>  | chip_comp/StatusDataSel<2>  | chip_comp/ENABLEn_BReg<2>  | chip_comp/GenDataCMD  | D_OEn_Bsig<2>.EXP  | EXP38_.EXP
INPUTMC | 10 | 7 | 16 | 8 | 0 | 7 | 15 | 10 | 14 | 8 | 12 | 13 | 6 | 13 | 12 | 13 | 9 | 10 | 13 | 10 | 15
INPUTP | 4 | 8 | 6 | 4 | 7
IMPORTS | 2 | 10 | 13 | 10 | 15
EQ | 89 | 
   chip_comp/Datasig<2>.D = HFn_B<3> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd1 & 
	chip_comp/Datasig<2>
	# HFn_B<2> & chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd2 & 
	chip_comp/Datasig<2>
	# HFn_B<1> & chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	chip_comp/Datasig<2>
	# HFn_B<0> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd2 & 
	chip_comp/Datasig<2>
	# chip_comp/StatusDataSel<2> & 
	chip_comp/ENABLEn_BReg<2> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/GenDataCMD
;Imported pterms FB11_14
	# chip_comp/StatusDataSel<2> & 
	chip_comp/ENABLEn_BReg<2> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/LinkStablished
	# chip_comp/StatusDataSel<3> & 
	chip_comp/ENABLEn_BReg<2> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/GenDataCMD
	# chip_comp/StatusDataSel<3> & 
	chip_comp/ENABLEn_BReg<2> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/LinkStablished
	# chip_comp/StatusDataSel<4> & 
	chip_comp/ENABLEn_BReg<2> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/GenDataCMD
	# chip_comp/StatusDataSel<4> & 
	chip_comp/ENABLEn_BReg<2> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/LinkStablished
;Imported pterms FB11_16
	# chip_comp/StatusDataSel<1> & 
	chip_comp/StatusDataSel<0> & !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	chip_comp/ACQENnB3Reg<2> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/GenDataCMD
	# chip_comp/StatusDataSel<1> & 
	!chip_comp/StatusDataSel<0> & !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	chip_comp/ACQENnB2Reg<2> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/GenDataCMD
	# chip_comp/StatusDataSel<1> & 
	!chip_comp/StatusDataSel<0> & !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	chip_comp/ACQENnB2Reg<2> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/LinkStablished
	# !chip_comp/StatusDataSel<1> & 
	chip_comp/StatusDataSel<0> & !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	chip_comp/ACQENnB1Reg<2> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/GenDataCMD
	# !chip_comp/StatusDataSel<1> & 
	!chip_comp/StatusDataSel<0> & !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	chip_comp/ACQENnB0Reg<2> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/GenDataCMD
;Imported pterms FB11_17
	# chip_comp/StatusDataSel<1> & 
	chip_comp/StatusDataSel<0> & !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	chip_comp/ACQENnB3Reg<2> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/LinkStablished
	# !chip_comp/StatusDataSel<1> & 
	chip_comp/StatusDataSel<0> & !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	chip_comp/ACQENnB1Reg<2> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/LinkStablished
	# !chip_comp/StatusDataSel<1> & 
	!chip_comp/StatusDataSel<0> & !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	chip_comp/ACQENnB0Reg<2> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/LinkStablished;
   chip_comp/Datasig<2>.CLK = CLK_40MHZ;	// GCK
   chip_comp/Datasig<2>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 5 | 12 | chip_comp/ReceiveCommandComp/sr<10>
ATTRIBUTES | 8561408 | 0
OUTPUTMC | 2 | 3 | 6 | 9 | 1
INPUTS | 2 | chip_comp/ReceiveCommandComp/clr_sr  | chip_comp/ReceiveCommandComp/sr<11>
INPUTMC | 2 | 5 | 14 | 5 | 11
EQ | 4 | 
   chip_comp/ReceiveCommandComp/sr<10>.D = !chip_comp/ReceiveCommandComp/clr_sr & 
	chip_comp/ReceiveCommandComp/sr<11>;
   !chip_comp/ReceiveCommandComp/sr<10>.CLK = CLK_40MHZ;	// GCK
   chip_comp/ReceiveCommandComp/sr<10>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 5 | 11 | chip_comp/ReceiveCommandComp/sr<11>
ATTRIBUTES | 8561408 | 0
OUTPUTMC | 2 | 3 | 5 | 5 | 12
INPUTS | 2 | chip_comp/ReceiveCommandComp/clr_sr  | chip_comp/ReceiveCommandComp/sr<12>
INPUTMC | 2 | 5 | 14 | 5 | 10
EQ | 4 | 
   chip_comp/ReceiveCommandComp/sr<11>.D = !chip_comp/ReceiveCommandComp/clr_sr & 
	chip_comp/ReceiveCommandComp/sr<12>;
   !chip_comp/ReceiveCommandComp/sr<11>.CLK = CLK_40MHZ;	// GCK
   chip_comp/ReceiveCommandComp/sr<11>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 5 | 10 | chip_comp/ReceiveCommandComp/sr<12>
ATTRIBUTES | 8561408 | 0
OUTPUTMC | 2 | 5 | 17 | 5 | 11
INPUTS | 2 | chip_comp/ReceiveCommandComp/clr_sr  | chip_comp/ReceiveCommandComp/sr<13>
INPUTMC | 2 | 5 | 14 | 5 | 9
EQ | 4 | 
   chip_comp/ReceiveCommandComp/sr<12>.D = !chip_comp/ReceiveCommandComp/clr_sr & 
	chip_comp/ReceiveCommandComp/sr<13>;
   !chip_comp/ReceiveCommandComp/sr<12>.CLK = CLK_40MHZ;	// GCK
   chip_comp/ReceiveCommandComp/sr<12>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 5 | 9 | chip_comp/ReceiveCommandComp/sr<13>
ATTRIBUTES | 8561408 | 0
OUTPUTMC | 2 | 5 | 16 | 5 | 10
INPUTS | 2 | chip_comp/ReceiveCommandComp/clr_sr  | chip_comp/ReceiveCommandComp/sr<14>
INPUTMC | 2 | 5 | 14 | 5 | 8
EQ | 4 | 
   chip_comp/ReceiveCommandComp/sr<13>.D = !chip_comp/ReceiveCommandComp/clr_sr & 
	chip_comp/ReceiveCommandComp/sr<14>;
   !chip_comp/ReceiveCommandComp/sr<13>.CLK = CLK_40MHZ;	// GCK
   chip_comp/ReceiveCommandComp/sr<13>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 5 | 8 | chip_comp/ReceiveCommandComp/sr<14>
ATTRIBUTES | 8561408 | 0
OUTPUTMC | 2 | 5 | 15 | 5 | 9
INPUTS | 2 | chip_comp/ReceiveCommandComp/clr_sr  | chip_comp/ReceiveCommandComp/sr<15>
INPUTMC | 2 | 5 | 14 | 5 | 7
EQ | 4 | 
   chip_comp/ReceiveCommandComp/sr<14>.D = !chip_comp/ReceiveCommandComp/clr_sr & 
	chip_comp/ReceiveCommandComp/sr<15>;
   !chip_comp/ReceiveCommandComp/sr<14>.CLK = CLK_40MHZ;	// GCK
   chip_comp/ReceiveCommandComp/sr<14>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 5 | 7 | chip_comp/ReceiveCommandComp/sr<15>
ATTRIBUTES | 8561408 | 0
OUTPUTMC | 2 | 3 | 16 | 5 | 8
INPUTS | 2 | chip_comp/ReceiveCommandComp/clr_sr  | chip_comp/ReceiveCommandComp/sr<16>
INPUTMC | 2 | 5 | 14 | 5 | 6
EQ | 4 | 
   chip_comp/ReceiveCommandComp/sr<15>.D = !chip_comp/ReceiveCommandComp/clr_sr & 
	chip_comp/ReceiveCommandComp/sr<16>;
   !chip_comp/ReceiveCommandComp/sr<15>.CLK = CLK_40MHZ;	// GCK
   chip_comp/ReceiveCommandComp/sr<15>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 5 | 6 | chip_comp/ReceiveCommandComp/sr<16>
ATTRIBUTES | 8561408 | 0
OUTPUTMC | 2 | 3 | 15 | 5 | 7
INPUTS | 2 | chip_comp/ReceiveCommandComp/clr_sr  | chip_comp/ReceiveCommandComp/sr<17>
INPUTMC | 2 | 5 | 14 | 5 | 5
EQ | 4 | 
   chip_comp/ReceiveCommandComp/sr<16>.D = !chip_comp/ReceiveCommandComp/clr_sr & 
	chip_comp/ReceiveCommandComp/sr<17>;
   !chip_comp/ReceiveCommandComp/sr<16>.CLK = CLK_40MHZ;	// GCK
   chip_comp/ReceiveCommandComp/sr<16>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 5 | 5 | chip_comp/ReceiveCommandComp/sr<17>
ATTRIBUTES | 8561408 | 0
OUTPUTMC | 2 | 3 | 14 | 5 | 6
INPUTS | 2 | chip_comp/ReceiveCommandComp/clr_sr  | chip_comp/ReceiveCommandComp/sr<18>
INPUTMC | 2 | 5 | 14 | 5 | 4
EQ | 4 | 
   chip_comp/ReceiveCommandComp/sr<17>.D = !chip_comp/ReceiveCommandComp/clr_sr & 
	chip_comp/ReceiveCommandComp/sr<18>;
   !chip_comp/ReceiveCommandComp/sr<17>.CLK = CLK_40MHZ;	// GCK
   chip_comp/ReceiveCommandComp/sr<17>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 5 | 4 | chip_comp/ReceiveCommandComp/sr<18>
ATTRIBUTES | 8561408 | 0
OUTPUTMC | 2 | 3 | 13 | 5 | 5
INPUTS | 2 | chip_comp/ReceiveCommandComp/clr_sr  | chip_comp/ReceiveCommandComp/sr<19>
INPUTMC | 2 | 5 | 14 | 5 | 3
EQ | 4 | 
   chip_comp/ReceiveCommandComp/sr<18>.D = !chip_comp/ReceiveCommandComp/clr_sr & 
	chip_comp/ReceiveCommandComp/sr<19>;
   !chip_comp/ReceiveCommandComp/sr<18>.CLK = CLK_40MHZ;	// GCK
   chip_comp/ReceiveCommandComp/sr<18>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 5 | 3 | chip_comp/ReceiveCommandComp/sr<19>
ATTRIBUTES | 8561408 | 0
OUTPUTMC | 2 | 3 | 12 | 5 | 4
INPUTS | 2 | chip_comp/ReceiveCommandComp/clr_sr  | chip_comp/ReceiveCommandComp/sr<20>
INPUTMC | 2 | 5 | 14 | 9 | 14
EQ | 4 | 
   chip_comp/ReceiveCommandComp/sr<19>.D = !chip_comp/ReceiveCommandComp/clr_sr & 
	chip_comp/ReceiveCommandComp/sr<20>;
   !chip_comp/ReceiveCommandComp/sr<19>.CLK = CLK_40MHZ;	// GCK
   chip_comp/ReceiveCommandComp/sr<19>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 9 | 14 | chip_comp/ReceiveCommandComp/sr<20>
ATTRIBUTES | 8561408 | 0
OUTPUTMC | 2 | 3 | 11 | 5 | 3
INPUTS | 2 | chip_comp/ReceiveCommandComp/clr_sr  | CTRL
INPUTMC | 1 | 5 | 14
INPUTP | 1 | 59
EQ | 3 | 
   chip_comp/ReceiveCommandComp/sr<20>.D = !chip_comp/ReceiveCommandComp/clr_sr & CTRL;
   !chip_comp/ReceiveCommandComp/sr<20>.CLK = CLK_40MHZ;	// GCK
   chip_comp/ReceiveCommandComp/sr<20>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 9 | 12 | chip_comp/ReceiveCommandComp/sr<4>
ATTRIBUTES | 8561408 | 0
OUTPUTMC | 18 | 3 | 16 | 3 | 13 | 3 | 12 | 5 | 15 | 3 | 15 | 3 | 14 | 3 | 11 | 5 | 16 | 3 | 17 | 3 | 10 | 3 | 9 | 3 | 8 | 3 | 7 | 3 | 6 | 3 | 5 | 5 | 17 | 5 | 0 | 3 | 3
INPUTS | 2 | chip_comp/ReceiveCommandComp/clr_sr  | chip_comp/ReceiveCommandComp/sr<5>
INPUTMC | 2 | 5 | 14 | 9 | 8
EQ | 4 | 
   chip_comp/ReceiveCommandComp/sr<4>.D = !chip_comp/ReceiveCommandComp/clr_sr & 
	chip_comp/ReceiveCommandComp/sr<5>;
   !chip_comp/ReceiveCommandComp/sr<4>.CLK = CLK_40MHZ;	// GCK
   chip_comp/ReceiveCommandComp/sr<4>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 9 | 8 | chip_comp/ReceiveCommandComp/sr<5>
ATTRIBUTES | 8561408 | 0
OUTPUTMC | 2 | 3 | 17 | 9 | 12
INPUTS | 2 | chip_comp/ReceiveCommandComp/clr_sr  | chip_comp/ReceiveCommandComp/sr<6>
INPUTMC | 2 | 5 | 14 | 9 | 6
EQ | 4 | 
   chip_comp/ReceiveCommandComp/sr<5>.D = !chip_comp/ReceiveCommandComp/clr_sr & 
	chip_comp/ReceiveCommandComp/sr<6>;
   !chip_comp/ReceiveCommandComp/sr<5>.CLK = CLK_40MHZ;	// GCK
   chip_comp/ReceiveCommandComp/sr<5>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 9 | 6 | chip_comp/ReceiveCommandComp/sr<6>
ATTRIBUTES | 8561408 | 0
OUTPUTMC | 2 | 3 | 10 | 9 | 8
INPUTS | 2 | chip_comp/ReceiveCommandComp/clr_sr  | chip_comp/ReceiveCommandComp/sr<7>
INPUTMC | 2 | 5 | 14 | 9 | 3
EQ | 4 | 
   chip_comp/ReceiveCommandComp/sr<6>.D = !chip_comp/ReceiveCommandComp/clr_sr & 
	chip_comp/ReceiveCommandComp/sr<7>;
   !chip_comp/ReceiveCommandComp/sr<6>.CLK = CLK_40MHZ;	// GCK
   chip_comp/ReceiveCommandComp/sr<6>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 9 | 3 | chip_comp/ReceiveCommandComp/sr<7>
ATTRIBUTES | 8561408 | 0
OUTPUTMC | 2 | 3 | 9 | 9 | 6
INPUTS | 2 | chip_comp/ReceiveCommandComp/clr_sr  | chip_comp/ReceiveCommandComp/sr<8>
INPUTMC | 2 | 5 | 14 | 9 | 2
EQ | 4 | 
   chip_comp/ReceiveCommandComp/sr<7>.D = !chip_comp/ReceiveCommandComp/clr_sr & 
	chip_comp/ReceiveCommandComp/sr<8>;
   !chip_comp/ReceiveCommandComp/sr<7>.CLK = CLK_40MHZ;	// GCK
   chip_comp/ReceiveCommandComp/sr<7>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 9 | 2 | chip_comp/ReceiveCommandComp/sr<8>
ATTRIBUTES | 8561408 | 0
OUTPUTMC | 2 | 3 | 8 | 9 | 3
INPUTS | 2 | chip_comp/ReceiveCommandComp/clr_sr  | chip_comp/ReceiveCommandComp/sr<9>
INPUTMC | 2 | 5 | 14 | 9 | 1
EQ | 4 | 
   chip_comp/ReceiveCommandComp/sr<8>.D = !chip_comp/ReceiveCommandComp/clr_sr & 
	chip_comp/ReceiveCommandComp/sr<9>;
   !chip_comp/ReceiveCommandComp/sr<8>.CLK = CLK_40MHZ;	// GCK
   chip_comp/ReceiveCommandComp/sr<8>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 9 | 1 | chip_comp/ReceiveCommandComp/sr<9>
ATTRIBUTES | 8561408 | 0
OUTPUTMC | 2 | 3 | 7 | 9 | 2
INPUTS | 2 | chip_comp/ReceiveCommandComp/clr_sr  | chip_comp/ReceiveCommandComp/sr<10>
INPUTMC | 2 | 5 | 14 | 5 | 12
EQ | 4 | 
   chip_comp/ReceiveCommandComp/sr<9>.D = !chip_comp/ReceiveCommandComp/clr_sr & 
	chip_comp/ReceiveCommandComp/sr<10>;
   !chip_comp/ReceiveCommandComp/sr<9>.CLK = CLK_40MHZ;	// GCK
   chip_comp/ReceiveCommandComp/sr<9>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 9 | 17 | chip_comp/ACLKsig_1
ATTRIBUTES | 8561408 | 0
OUTPUTMC | 1 | 13 | 2
INPUTS | 1 | ACLK
INPUTMC | 1 | 0 | 16
EQ | 3 | 
   chip_comp/ACLKsig_1.D = ACLK;
   chip_comp/ACLKsig_1.CLK = CLK_40MHZ;	// GCK
   chip_comp/ACLKsig_1.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 3 | 3 | chip_comp/CommandAvailable
ATTRIBUTES | 8561408 | 0
OUTPUTMC | 1 | 2 | 2
INPUTS | 4 | chip_comp/ReceiveCommandComp/sr<1>  | chip_comp/ReceiveCommandComp/sr<2>  | chip_comp/ReceiveCommandComp/sr<3>  | chip_comp/ReceiveCommandComp/sr<4>
INPUTMC | 4 | 5 | 2 | 5 | 1 | 5 | 0 | 9 | 12
EQ | 5 | 
   chip_comp/CommandAvailable.D = chip_comp/ReceiveCommandComp/sr<1> & 
	chip_comp/ReceiveCommandComp/sr<2> & !chip_comp/ReceiveCommandComp/sr<3> & 
	chip_comp/ReceiveCommandComp/sr<4>;
   chip_comp/CommandAvailable.CLK = CLK_40MHZ;	// GCK
   chip_comp/CommandAvailable.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 5 | 13 | chip_comp/ReceiveCommandComp/sr<0>
ATTRIBUTES | 8561408 | 0
OUTPUTMC | 1 | 5 | 14
INPUTS | 2 | chip_comp/ReceiveCommandComp/clr_sr  | chip_comp/ReceiveCommandComp/sr<1>
INPUTMC | 2 | 5 | 14 | 5 | 2
EQ | 4 | 
   chip_comp/ReceiveCommandComp/sr<0>.D = !chip_comp/ReceiveCommandComp/clr_sr & 
	chip_comp/ReceiveCommandComp/sr<1>;
   !chip_comp/ReceiveCommandComp/sr<0>.CLK = CLK_40MHZ;	// GCK
   chip_comp/ReceiveCommandComp/sr<0>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 9 | 0 | chip_comp/SimulData<0>
ATTRIBUTES | 8561408 | 0
OUTPUTMC | 1 | 8 | 12
INPUTS | 1 | chip_comp/GenDataCounter<0>
INPUTMC | 1 | 9 | 15
EQ | 3 | 
   chip_comp/SimulData<0>.D = chip_comp/GenDataCounter<0>;
   chip_comp/SimulData<0>.CLK = CLK_40MHZ;	// GCK
   chip_comp/SimulData<0>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 11 | 17 | chip_comp/SimulData<10>
ATTRIBUTES | 8561408 | 0
OUTPUTMC | 1 | 6 | 1
INPUTS | 1 | chip_comp/GenDataCounter<10>
INPUTMC | 1 | 14 | 17
EQ | 3 | 
   chip_comp/SimulData<10>.D = chip_comp/GenDataCounter<10>;
   chip_comp/SimulData<10>.CLK = CLK_40MHZ;	// GCK
   chip_comp/SimulData<10>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 11 | 16 | chip_comp/SimulData<11>
ATTRIBUTES | 8561408 | 0
OUTPUTMC | 1 | 4 | 15
INPUTS | 1 | chip_comp/GenDataCounter<11>
INPUTMC | 1 | 14 | 15
EQ | 3 | 
   chip_comp/SimulData<11>.D = chip_comp/GenDataCounter<11>;
   chip_comp/SimulData<11>.CLK = CLK_40MHZ;	// GCK
   chip_comp/SimulData<11>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 11 | 15 | chip_comp/SimulData<12>
ATTRIBUTES | 8561408 | 0
OUTPUTMC | 1 | 4 | 13
INPUTS | 1 | chip_comp/GenDataCounter<12>
INPUTMC | 1 | 14 | 12
EQ | 3 | 
   chip_comp/SimulData<12>.D = chip_comp/GenDataCounter<12>;
   chip_comp/SimulData<12>.CLK = CLK_40MHZ;	// GCK
   chip_comp/SimulData<12>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 11 | 14 | chip_comp/SimulData<13>
ATTRIBUTES | 8561408 | 0
OUTPUTMC | 1 | 4 | 12
INPUTS | 1 | chip_comp/GenDataCounter<13>
INPUTMC | 1 | 14 | 10
EQ | 3 | 
   chip_comp/SimulData<13>.D = chip_comp/GenDataCounter<13>;
   chip_comp/SimulData<13>.CLK = CLK_40MHZ;	// GCK
   chip_comp/SimulData<13>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 7 | 3 | chip_comp/SimulData<14>
ATTRIBUTES | 8561408 | 0
OUTPUTMC | 1 | 4 | 10
INPUTS | 1 | chip_comp/GenDataCounter<14>
INPUTMC | 1 | 14 | 8
EQ | 3 | 
   chip_comp/SimulData<14>.D = chip_comp/GenDataCounter<14>;
   chip_comp/SimulData<14>.CLK = CLK_40MHZ;	// GCK
   chip_comp/SimulData<14>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 11 | 13 | chip_comp/SimulData<15>
ATTRIBUTES | 8561408 | 0
OUTPUTMC | 1 | 4 | 8
INPUTS | 1 | chip_comp/GenDataCounter<15>
INPUTMC | 1 | 14 | 6
EQ | 3 | 
   chip_comp/SimulData<15>.D = chip_comp/GenDataCounter<15>;
   chip_comp/SimulData<15>.CLK = CLK_40MHZ;	// GCK
   chip_comp/SimulData<15>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 11 | 12 | chip_comp/SimulData<1>
ATTRIBUTES | 8561408 | 0
OUTPUTMC | 1 | 8 | 11
INPUTS | 1 | chip_comp/GenDataCounter<1>
INPUTMC | 1 | 7 | 14
EQ | 3 | 
   chip_comp/SimulData<1>.D = chip_comp/GenDataCounter<1>;
   chip_comp/SimulData<1>.CLK = CLK_40MHZ;	// GCK
   chip_comp/SimulData<1>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 11 | 11 | chip_comp/SimulData<2>
ATTRIBUTES | 8561408 | 0
OUTPUTMC | 1 | 8 | 6
INPUTS | 1 | chip_comp/GenDataCounter<2>
INPUTMC | 1 | 7 | 13
EQ | 3 | 
   chip_comp/SimulData<2>.D = chip_comp/GenDataCounter<2>;
   chip_comp/SimulData<2>.CLK = CLK_40MHZ;	// GCK
   chip_comp/SimulData<2>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 11 | 10 | chip_comp/SimulData<3>
ATTRIBUTES | 8561408 | 0
OUTPUTMC | 1 | 8 | 4
INPUTS | 1 | chip_comp/GenDataCounter<3>
INPUTMC | 1 | 7 | 12
EQ | 3 | 
   chip_comp/SimulData<3>.D = chip_comp/GenDataCounter<3>;
   chip_comp/SimulData<3>.CLK = CLK_40MHZ;	// GCK
   chip_comp/SimulData<3>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 11 | 9 | chip_comp/SimulData<4>
ATTRIBUTES | 8561408 | 0
OUTPUTMC | 1 | 8 | 3
INPUTS | 1 | chip_comp/GenDataCounter<4>
INPUTMC | 1 | 7 | 11
EQ | 3 | 
   chip_comp/SimulData<4>.D = chip_comp/GenDataCounter<4>;
   chip_comp/SimulData<4>.CLK = CLK_40MHZ;	// GCK
   chip_comp/SimulData<4>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 11 | 8 | chip_comp/SimulData<5>
ATTRIBUTES | 8561408 | 0
OUTPUTMC | 1 | 8 | 1
INPUTS | 1 | chip_comp/GenDataCounter<5>
INPUTMC | 1 | 7 | 10
EQ | 3 | 
   chip_comp/SimulData<5>.D = chip_comp/GenDataCounter<5>;
   chip_comp/SimulData<5>.CLK = CLK_40MHZ;	// GCK
   chip_comp/SimulData<5>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 11 | 7 | chip_comp/SimulData<6>
ATTRIBUTES | 8561408 | 0
OUTPUTMC | 1 | 8 | 0
INPUTS | 1 | chip_comp/GenDataCounter<6>
INPUTMC | 1 | 7 | 8
EQ | 3 | 
   chip_comp/SimulData<6>.D = chip_comp/GenDataCounter<6>;
   chip_comp/SimulData<6>.CLK = CLK_40MHZ;	// GCK
   chip_comp/SimulData<6>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 7 | 0 | chip_comp/SimulData<7>
ATTRIBUTES | 8561408 | 0
OUTPUTMC | 2 | 6 | 13 | 7 | 17
INPUTS | 10 | chip_comp/GenDataCounter<7>  | HFn_B<0>  | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/Datasig<13>  | chip_comp/StatusDataSel<3>  | chip_comp/TXREADOUTSTATE_FFd1  | chip_comp/GenDataCMD  | chip_comp/LinkStablished  | HFn_B<3>
INPUTMC | 8 | 14 | 5 | 7 | 16 | 8 | 0 | 7 | 17 | 13 | 5 | 7 | 15 | 13 | 9 | 7 | 6
INPUTP | 2 | 4 | 8
EXPORTS | 1 | 7 | 17
EQ | 14 | 
   chip_comp/SimulData<7>.D = chip_comp/GenDataCounter<7>;
   chip_comp/SimulData<7>.CLK = CLK_40MHZ;	// GCK
   chip_comp/SimulData<7>.AR = POR;	// GSR
    chip_comp/SimulData<7>.EXP  =  HFn_B<0> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/Datasig<13>
	# !chip_comp/StatusDataSel<3> & 
	!chip_comp/TXREADOUTSTATE_FFd3 & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/GenDataCMD
	# !chip_comp/StatusDataSel<3> & 
	!chip_comp/TXREADOUTSTATE_FFd3 & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/LinkStablished
	# HFn_B<3> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd1 & 
	!chip_comp/Datasig<13>
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 11 | 6 | chip_comp/SimulData<8>
ATTRIBUTES | 8561408 | 0
OUTPUTMC | 1 | 6 | 12
INPUTS | 1 | chip_comp/GenDataCounter<8>
INPUTMC | 1 | 14 | 4
EQ | 3 | 
   chip_comp/SimulData<8>.D = chip_comp/GenDataCounter<8>;
   chip_comp/SimulData<8>.CLK = CLK_40MHZ;	// GCK
   chip_comp/SimulData<8>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 2 | 4 | chip_comp/SimulData<9>
ATTRIBUTES | 8561408 | 0
OUTPUTMC | 1 | 6 | 3
INPUTS | 1 | chip_comp/GenDataCounter<9>
INPUTMC | 1 | 14 | 3
EQ | 3 | 
   chip_comp/SimulData<9>.D = chip_comp/GenDataCounter<9>;
   chip_comp/SimulData<9>.CLK = CLK_40MHZ;	// GCK
   chip_comp/SimulData<9>.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 2 | 3 | chip_comp/TCLKsig_1
ATTRIBUTES | 8561408 | 0
OUTPUTMC | 1 | 13 | 13
INPUTS | 1 | TCLK
INPUTMC | 1 | 0 | 14
EQ | 3 | 
   chip_comp/TCLKsig_1.D = TCLK;
   chip_comp/TCLKsig_1.CLK = CLK_40MHZ;	// GCK
   chip_comp/TCLKsig_1.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 0 | 11 | ACQENnB0sig<0>
ATTRIBUTES | 8688388 | 0
OUTPUTMC | 1 | 0 | 10
INPUTS | 12 | chip_comp/RunningFlag  | chip_comp/ACQENnB0Reg<0>  | chip_comp/TimerInterval<2>  | chip_comp/TimerInterval<0>  | chip_comp/TimerInterval<1>  | chip_comp/TCLKCounter<0>  | chip_comp/TCLKCounter<1>  | chip_comp/TCLKCounter<2>  | chip_comp/TCLKCounter<3>  | chip_comp/TCLKCounter<4>  | chip_comp/TCLKCounter<5>  | chip_comp/TCLKCounter<6>
INPUTMC | 12 | 13 | 17 | 15 | 17 | 13 | 1 | 13 | 3 | 2 | 8 | 0 | 0 | 0 | 1 | 0 | 6 | 0 | 8 | 0 | 17 | 0 | 15 | 0 | 12
EXPORTS | 1 | 0 | 10
EQ | 9 | 
   !ACQENnB0<0>.D = chip_comp/RunningFlag & chip_comp/ACQENnB0Reg<0>;
   ACQENnB0<0>.CLK = CLK_40MHZ;	// GCK
   ACQENnB0<0>.AP = POR;	// GSR
    ACQENnB0sig<0>.EXP  =  chip_comp/TimerInterval<2> & 
	!chip_comp/TimerInterval<0> & !chip_comp/TimerInterval<1> & 
	!chip_comp/TCLKCounter<0> & !chip_comp/TCLKCounter<1> & 
	!chip_comp/TCLKCounter<2> & !chip_comp/TCLKCounter<3> & 
	!chip_comp/TCLKCounter<4> & !chip_comp/TCLKCounter<5> & 
	!chip_comp/TCLKCounter<6>
GLOBALS | 2 | 2 | CLK_40MHZ | 1 | POR

MACROCELL | 0 | 4 | ACQENnB0sig<1>
ATTRIBUTES | 8688388 | 0
INPUTS | 2 | chip_comp/RunningFlag  | chip_comp/ACQENnB0Reg<1>
INPUTMC | 2 | 13 | 17 | 15 | 16
EQ | 3 | 
   !ACQENnB0<1>.D = chip_comp/RunningFlag & chip_comp/ACQENnB0Reg<1>;
   ACQENnB0<1>.CLK = CLK_40MHZ;	// GCK
   ACQENnB0<1>.AP = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 1 | POR

MACROCELL | 1 | 11 | ACQENnB0sig<2>
ATTRIBUTES | 8688388 | 0
INPUTS | 2 | chip_comp/RunningFlag  | chip_comp/ACQENnB0Reg<2>
INPUTMC | 2 | 13 | 17 | 15 | 15
EQ | 3 | 
   !ACQENnB0<2>.D = chip_comp/RunningFlag & chip_comp/ACQENnB0Reg<2>;
   ACQENnB0<2>.CLK = CLK_40MHZ;	// GCK
   ACQENnB0<2>.AP = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 1 | POR

MACROCELL | 1 | 4 | ACQENnB0sig<3>
ATTRIBUTES | 8688388 | 0
INPUTS | 2 | chip_comp/RunningFlag  | chip_comp/ACQENnB0Reg<3>
INPUTMC | 2 | 13 | 17 | 1 | 17
EQ | 3 | 
   !ACQENnB0<3>.D = chip_comp/RunningFlag & chip_comp/ACQENnB0Reg<3>;
   ACQENnB0<3>.CLK = CLK_40MHZ;	// GCK
   ACQENnB0<3>.AP = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 1 | POR

MACROCELL | 2 | 14 | ACQENnB1sig<0>
ATTRIBUTES | 8688388 | 0
INPUTS | 2 | chip_comp/RunningFlag  | chip_comp/ACQENnB1Reg<0>
INPUTMC | 2 | 13 | 17 | 15 | 14
EQ | 3 | 
   !ACQENnB1<0>.D = chip_comp/RunningFlag & chip_comp/ACQENnB1Reg<0>;
   ACQENnB1<0>.CLK = CLK_40MHZ;	// GCK
   ACQENnB1<0>.AP = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 1 | POR

MACROCELL | 0 | 5 | ACQENnB1sig<1>
ATTRIBUTES | 8688388 | 0
INPUTS | 2 | chip_comp/RunningFlag  | chip_comp/ACQENnB1Reg<1>
INPUTMC | 2 | 13 | 17 | 15 | 13
EQ | 3 | 
   !ACQENnB1<1>.D = chip_comp/RunningFlag & chip_comp/ACQENnB1Reg<1>;
   ACQENnB1<1>.CLK = CLK_40MHZ;	// GCK
   ACQENnB1<1>.AP = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 1 | POR

MACROCELL | 1 | 13 | ACQENnB1sig<2>
ATTRIBUTES | 8688388 | 0
INPUTS | 2 | chip_comp/RunningFlag  | chip_comp/ACQENnB1Reg<2>
INPUTMC | 2 | 13 | 17 | 15 | 12
EQ | 3 | 
   !ACQENnB1<2>.D = chip_comp/RunningFlag & chip_comp/ACQENnB1Reg<2>;
   ACQENnB1<2>.CLK = CLK_40MHZ;	// GCK
   ACQENnB1<2>.AP = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 1 | POR

MACROCELL | 1 | 5 | ACQENnB1sig<3>
ATTRIBUTES | 8688388 | 0
INPUTS | 2 | chip_comp/RunningFlag  | chip_comp/ACQENnB1Reg<3>
INPUTMC | 2 | 13 | 17 | 1 | 15
EQ | 3 | 
   !ACQENnB1<3>.D = chip_comp/RunningFlag & chip_comp/ACQENnB1Reg<3>;
   ACQENnB1<3>.CLK = CLK_40MHZ;	// GCK
   ACQENnB1<3>.AP = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 1 | POR

MACROCELL | 4 | 1 | ACQENnB2sig<0>
ATTRIBUTES | 8688388 | 0
OUTPUTMC | 1 | 4 | 0
INPUTS | 14 | PT1  | chip_comp/StatusDataSel<4>  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/TXREADOUTSTATE_FFd2  | chip_comp/TXREADOUTSTATE_FFd1  | chip_comp/GenDataCMD  | chip_comp/LinkStablished  | chip_comp/StatusDataSel<1>  | chip_comp/StatusDataSel<2>  | chip_comp/StatusDataSel<0>  | chip_comp/StatusDataSel<3>  | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/Datasig<9>  | EXP19_.EXP
INPUTMC | 14 | 15 | 7 | 13 | 4 | 8 | 0 | 8 | 12 | 7 | 15 | 13 | 9 | 7 | 6 | 2 | 9 | 13 | 6 | 13 | 7 | 13 | 5 | 7 | 16 | 4 | 0 | 4 | 2
EXPORTS | 1 | 4 | 0
IMPORTS | 1 | 4 | 2
EQ | 20 | 
   !ACQENnB2<0>.D = ;Imported pterms FB5_3
	  chip_comp/RunningFlag & chip_comp/ACQENnB2Reg<0>;
   ACQENnB2<0>.CLK = CLK_40MHZ;	// GCK
   ACQENnB2<0>.AP = POR;	// GSR
    ACQENnB2sig<0>.EXP  =  PT1 & chip_comp/StatusDataSel<4> & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1
	# !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1 & 
	chip_comp/GenDataCMD & chip_comp/LinkStablished
	# PT1 & chip_comp/StatusDataSel<1> & 
	chip_comp/StatusDataSel<2> & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1
	# PT1 & chip_comp/StatusDataSel<0> & 
	chip_comp/StatusDataSel<2> & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1
	# !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	!chip_comp/TXREADOUTSTATE_FFd3 & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & chip_comp/Datasig<9>
GLOBALS | 2 | 2 | CLK_40MHZ | 1 | POR

MACROCELL | 0 | 7 | ACQENnB2sig<1>
ATTRIBUTES | 8688388 | 0
OUTPUTMC | 1 | 0 | 8
INPUTS | 12 | chip_comp/RunningFlag  | chip_comp/ACQENnB2Reg<1>  | chip_comp/TimerInterval<2>  | chip_comp/TimerInterval<1>  | chip_comp/TCLKCounter<3>  | chip_comp/TCLKCounter<4>  | chip_comp/TCLKCounter<5>  | chip_comp/TCLKCounter<6>  | chip_comp/TCLKCounter<7>  | chip_comp/TCLKCounter<8>  | chip_comp/TCLKCounter<9>  | chip_comp/TCLKCounter<10>
INPUTMC | 12 | 13 | 17 | 15 | 6 | 13 | 1 | 2 | 8 | 0 | 8 | 0 | 17 | 0 | 15 | 0 | 12 | 0 | 10 | 0 | 3 | 0 | 2 | 3 | 4
EXPORTS | 1 | 0 | 8
EQ | 9 | 
   !ACQENnB2<1>.D = chip_comp/RunningFlag & chip_comp/ACQENnB2Reg<1>;
   ACQENnB2<1>.CLK = CLK_40MHZ;	// GCK
   ACQENnB2<1>.AP = POR;	// GSR
    ACQENnB2sig<1>.EXP  =  chip_comp/TimerInterval<2> & 
	chip_comp/TimerInterval<1> & !chip_comp/TCLKCounter<3> & 
	!chip_comp/TCLKCounter<4> & !chip_comp/TCLKCounter<5> & 
	!chip_comp/TCLKCounter<6> & !chip_comp/TCLKCounter<7> & 
	!chip_comp/TCLKCounter<8> & !chip_comp/TCLKCounter<9> & 
	!chip_comp/TCLKCounter<10>
GLOBALS | 2 | 2 | CLK_40MHZ | 1 | POR

MACROCELL | 1 | 14 | ACQENnB2sig<2>
ATTRIBUTES | 8688388 | 0
INPUTS | 2 | chip_comp/RunningFlag  | chip_comp/ACQENnB2Reg<2>
INPUTMC | 2 | 13 | 17 | 15 | 4
EQ | 3 | 
   !ACQENnB2<2>.D = chip_comp/RunningFlag & chip_comp/ACQENnB2Reg<2>;
   ACQENnB2<2>.CLK = CLK_40MHZ;	// GCK
   ACQENnB2<2>.AP = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 1 | POR

MACROCELL | 1 | 7 | ACQENnB2sig<3>
ATTRIBUTES | 8688388 | 0
INPUTS | 2 | chip_comp/RunningFlag  | chip_comp/ACQENnB2Reg<3>
INPUTMC | 2 | 13 | 17 | 1 | 12
EQ | 3 | 
   !ACQENnB2<3>.D = chip_comp/RunningFlag & chip_comp/ACQENnB2Reg<3>;
   ACQENnB2<3>.CLK = CLK_40MHZ;	// GCK
   ACQENnB2<3>.AP = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 1 | POR

MACROCELL | 4 | 4 | ACQENnB3sig<0>
ATTRIBUTES | 8688388 | 0
INPUTS | 2 | chip_comp/RunningFlag  | chip_comp/ACQENnB3Reg<0>
INPUTMC | 2 | 13 | 17 | 15 | 3
EQ | 3 | 
   !ACQENnB3<0>.D = chip_comp/RunningFlag & chip_comp/ACQENnB3Reg<0>;
   ACQENnB3<0>.CLK = CLK_40MHZ;	// GCK
   ACQENnB3<0>.AP = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 1 | POR

MACROCELL | 0 | 9 | ACQENnB3sig<1>
ATTRIBUTES | 8688388 | 0
OUTPUTMC | 1 | 0 | 10
INPUTS | 11 | chip_comp/RunningFlag  | chip_comp/ACQENnB3Reg<1>  | chip_comp/TimerInterval<2>  | chip_comp/TimerInterval<1>  | chip_comp/TCLKCounter<0>  | chip_comp/TCLKCounter<1>  | chip_comp/TCLKCounter<2>  | chip_comp/TCLKCounter<3>  | chip_comp/TCLKCounter<4>  | chip_comp/TCLKCounter<5>  | chip_comp/TCLKCounter<6>
INPUTMC | 11 | 13 | 17 | 15 | 2 | 13 | 1 | 2 | 8 | 0 | 0 | 0 | 1 | 0 | 6 | 0 | 8 | 0 | 17 | 0 | 15 | 0 | 12
EXPORTS | 1 | 0 | 10
EQ | 8 | 
   !ACQENnB3<1>.D = chip_comp/RunningFlag & chip_comp/ACQENnB3Reg<1>;
   ACQENnB3<1>.CLK = CLK_40MHZ;	// GCK
   ACQENnB3<1>.AP = POR;	// GSR
    ACQENnB3sig<1>.EXP  =  !chip_comp/TimerInterval<2> & 
	chip_comp/TimerInterval<1> & !chip_comp/TCLKCounter<0> & 
	!chip_comp/TCLKCounter<1> & !chip_comp/TCLKCounter<2> & 
	!chip_comp/TCLKCounter<3> & !chip_comp/TCLKCounter<4> & 
	!chip_comp/TCLKCounter<5> & !chip_comp/TCLKCounter<6>
GLOBALS | 2 | 2 | CLK_40MHZ | 1 | POR

MACROCELL | 1 | 16 | ACQENnB3sig<2>
ATTRIBUTES | 8688388 | 0
INPUTS | 2 | chip_comp/RunningFlag  | chip_comp/ACQENnB3Reg<2>
INPUTMC | 2 | 13 | 17 | 13 | 16
EQ | 3 | 
   !ACQENnB3<2>.D = chip_comp/RunningFlag & chip_comp/ACQENnB3Reg<2>;
   ACQENnB3<2>.CLK = CLK_40MHZ;	// GCK
   ACQENnB3<2>.AP = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 1 | POR

MACROCELL | 1 | 9 | ACQENnB3sig<3>
ATTRIBUTES | 8688388 | 0
INPUTS | 2 | chip_comp/RunningFlag  | chip_comp/ACQENnB3Reg<3>
INPUTMC | 2 | 13 | 17 | 13 | 15
EQ | 3 | 
   !ACQENnB3<3>.D = chip_comp/RunningFlag & chip_comp/ACQENnB3Reg<3>;
   ACQENnB3<3>.CLK = CLK_40MHZ;	// GCK
   ACQENnB3<3>.AP = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 1 | POR

MACROCELL | 8 | 16 | D_OEn_Bsig<0>
ATTRIBUTES | 8688388 | 0
OUTPUTMC | 1 | 8 | 17
INPUTS | 11 | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/TXREADOUTSTATE_FFd2  | chip_comp/TXREADOUTSTATE_FFd1  | chip_comp/DataPackageTXEn  | HFn_B<3>  | chip_comp/GenDataCMD  | chip_comp/LinkStablished  | HFn_B<2>  | HFn_B<1>  | HFn_B<0>
INPUTMC | 7 | 7 | 16 | 8 | 0 | 8 | 12 | 7 | 15 | 13 | 14 | 13 | 9 | 7 | 6
INPUTP | 4 | 8 | 7 | 6 | 4
EXPORTS | 1 | 8 | 17
EQ | 17 | 
   !D_OEn_B<0>.D = !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1;
   D_OEn_B<0>.CLK = CLK_40MHZ;	// GCK
   D_OEn_B<0>.AP = POR;	// GSR
    D_OEn_Bsig<0>.EXP  =  chip_comp/DataPackageTXEn & !HFn_B<3> & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/GenDataCMD & chip_comp/LinkStablished
	# chip_comp/DataPackageTXEn & !HFn_B<2> & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/GenDataCMD & chip_comp/LinkStablished
	# chip_comp/DataPackageTXEn & !HFn_B<1> & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/GenDataCMD & chip_comp/LinkStablished
	# chip_comp/DataPackageTXEn & !HFn_B<0> & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/GenDataCMD & chip_comp/LinkStablished
GLOBALS | 2 | 2 | CLK_40MHZ | 1 | POR

MACROCELL | 10 | 9 | D_OEn_Bsig<1>
ATTRIBUTES | 8688388 | 0
INPUTS | 4 | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/TXREADOUTSTATE_FFd2  | chip_comp/TXREADOUTSTATE_FFd1
INPUTMC | 4 | 7 | 16 | 8 | 0 | 8 | 12 | 7 | 15
EQ | 5 | 
   !D_OEn_B<1>.D = chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1;
   D_OEn_B<1>.CLK = CLK_40MHZ;	// GCK
   D_OEn_B<1>.AP = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 1 | POR

MACROCELL | 10 | 13 | D_OEn_Bsig<2>
ATTRIBUTES | 8688388 | 0
OUTPUTMC | 1 | 10 | 14
INPUTS | 11 | chip_comp/StatusDataSel<2>  | chip_comp/ENABLEn_BReg<2>  | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/TXREADOUTSTATE_FFd2  | chip_comp/TXREADOUTSTATE_FFd1  | chip_comp/LinkStablished  | chip_comp/StatusDataSel<3>  | chip_comp/GenDataCMD  | chip_comp/StatusDataSel<4>  | EXP37_.EXP
INPUTMC | 11 | 13 | 6 | 13 | 12 | 7 | 16 | 8 | 0 | 8 | 12 | 7 | 15 | 7 | 6 | 13 | 5 | 13 | 9 | 13 | 4 | 10 | 12
EXPORTS | 1 | 10 | 14
IMPORTS | 1 | 10 | 12
EQ | 26 | 
   !D_OEn_B<2>.D = ;Imported pterms FB11_13
	  !chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	chip_comp/TXREADOUTSTATE_FFd1;
   D_OEn_B<2>.CLK = CLK_40MHZ;	// GCK
   D_OEn_B<2>.AP = POR;	// GSR
    D_OEn_Bsig<2>.EXP  =  chip_comp/StatusDataSel<2> & 
	chip_comp/ENABLEn_BReg<2> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/LinkStablished
	# chip_comp/StatusDataSel<3> & 
	chip_comp/ENABLEn_BReg<2> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/GenDataCMD
	# chip_comp/StatusDataSel<3> & 
	chip_comp/ENABLEn_BReg<2> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/LinkStablished
	# chip_comp/StatusDataSel<4> & 
	chip_comp/ENABLEn_BReg<2> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/GenDataCMD
	# chip_comp/StatusDataSel<4> & 
	chip_comp/ENABLEn_BReg<2> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/LinkStablished
GLOBALS | 2 | 2 | CLK_40MHZ | 1 | POR

MACROCELL | 12 | 7 | D_OEn_Bsig<3>
ATTRIBUTES | 8688388 | 0
INPUTS | 4 | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/TXREADOUTSTATE_FFd2  | chip_comp/TXREADOUTSTATE_FFd1
INPUTMC | 4 | 7 | 16 | 8 | 0 | 8 | 12 | 7 | 15
EQ | 5 | 
   !D_OEn_B<3>.D = chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	chip_comp/TXREADOUTSTATE_FFd1;
   D_OEn_B<3>.CLK = CLK_40MHZ;	// GCK
   D_OEn_B<3>.AP = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 1 | POR

MACROCELL | 14 | 16 | ENABLEn_Bsig<0>
ATTRIBUTES | 8688388 | 0
INPUTS | 2 | chip_comp/RunningFlag  | chip_comp/ENABLEn_BReg<0>
INPUTMC | 2 | 13 | 17 | 15 | 1
EQ | 3 | 
   !ENABLEn_B<0>.D = chip_comp/RunningFlag & chip_comp/ENABLEn_BReg<0>;
   ENABLEn_B<0>.CLK = CLK_40MHZ;	// GCK
   ENABLEn_B<0>.AP = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 1 | POR

MACROCELL | 14 | 14 | ENABLEn_Bsig<1>
ATTRIBUTES | 8688388 | 0
INPUTS | 2 | chip_comp/RunningFlag  | chip_comp/ENABLEn_BReg<1>
INPUTMC | 2 | 13 | 17 | 15 | 0
EQ | 3 | 
   !ENABLEn_B<1>.D = chip_comp/RunningFlag & chip_comp/ENABLEn_BReg<1>;
   ENABLEn_B<1>.CLK = CLK_40MHZ;	// GCK
   ENABLEn_B<1>.AP = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 1 | POR

MACROCELL | 14 | 13 | ENABLEn_Bsig<2>
ATTRIBUTES | 8688388 | 0
INPUTS | 2 | chip_comp/RunningFlag  | chip_comp/ENABLEn_BReg<2>
INPUTMC | 2 | 13 | 17 | 13 | 12
EQ | 3 | 
   !ENABLEn_B<2>.D = chip_comp/RunningFlag & chip_comp/ENABLEn_BReg<2>;
   ENABLEn_B<2>.CLK = CLK_40MHZ;	// GCK
   ENABLEn_B<2>.AP = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 1 | POR

MACROCELL | 14 | 11 | ENABLEn_Bsig<3>
ATTRIBUTES | 8688388 | 0
INPUTS | 2 | chip_comp/RunningFlag  | chip_comp/ENABLEn_BReg<3>
INPUTMC | 2 | 13 | 17 | 13 | 11
EQ | 3 | 
   !ENABLEn_B<3>.D = chip_comp/RunningFlag & chip_comp/ENABLEn_BReg<3>;
   ENABLEn_B<3>.CLK = CLK_40MHZ;	// GCK
   ENABLEn_B<3>.AP = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 1 | POR

MACROCELL | 7 | 9 | SYNCnsig
ATTRIBUTES | 8692480 | 0
INPUTS | 1 | chip_comp/TXMAINSTATE_FFd2
INPUTMC | 1 | 7 | 5
EQ | 3 | 
   SYNCn.D = !chip_comp/TXMAINSTATE_FFd2;
   SYNCn.CLK = CLK_40MHZ;	// GCK
   SYNCn.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 0 | 13 | CLK_40MHZsig$BUF0
ATTRIBUTES | 264960 | 0
OUTPUTMC | 1 | 0 | 12
INPUTS | 10 | CLK_40MHZ  | chip_comp/TimerInterval<2>  | chip_comp/TimerInterval<0>  | chip_comp/TCLKCounter<0>  | chip_comp/TCLKCounter<1>  | chip_comp/TCLKCounter<2>  | chip_comp/TCLKCounter<3>  | chip_comp/TCLKCounter<4>  | chip_comp/TCLKCounter<5>  | chip_comp/TimerInterval<1>
INPUTMC | 9 | 13 | 1 | 13 | 3 | 0 | 0 | 0 | 1 | 0 | 6 | 0 | 8 | 0 | 17 | 0 | 15 | 2 | 8
INPUTP | 1 | 57
EXPORTS | 1 | 0 | 12
EQ | 11 | 
   SYSCLK = CLK_40MHZ;
    CLK_40MHZsig$BUF0.EXP  =  !chip_comp/TimerInterval<2> & 
	chip_comp/TimerInterval<0> & !chip_comp/TCLKCounter<0> & 
	!chip_comp/TCLKCounter<1> & !chip_comp/TCLKCounter<2> & 
	!chip_comp/TCLKCounter<3> & !chip_comp/TCLKCounter<4> & 
	!chip_comp/TCLKCounter<5>
	# chip_comp/TimerInterval<2> & 
	!chip_comp/TimerInterval<0> & !chip_comp/TimerInterval<1> & 
	!chip_comp/TCLKCounter<0> & !chip_comp/TCLKCounter<1> & 
	!chip_comp/TCLKCounter<2> & !chip_comp/TCLKCounter<3> & 
	!chip_comp/TCLKCounter<4> & !chip_comp/TCLKCounter<5>

MACROCELL | 2 | 1 | CLK_40MHZsig$BUF1
ATTRIBUTES | 264960 | 0
INPUTS | 1 | CLK_40MHZ
INPUTP | 1 | 57
EQ | 1 | 
   RCLK3 = CLK_40MHZ;

MACROCELL | 10 | 16 | RCLK4_Bsig<0>$BUF0
ATTRIBUTES | 264960 | 0
OUTPUTMC | 1 | 10 | 15
INPUTS | 14 | CLK_40MHZ  | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/TXREADOUTSTATE_FFd1  | chip_comp/StatusDataSel<1>  | chip_comp/StatusDataSel<0>  | chip_comp/StatusDataSel<2>  | chip_comp/StatusDataSel<3>  | chip_comp/StatusDataSel<4>  | chip_comp/ACQENnB3Reg<2>  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/TXREADOUTSTATE_FFd2  | chip_comp/LinkStablished  | chip_comp/ACQENnB1Reg<2>  | chip_comp/ACQENnB0Reg<2>
INPUTMC | 13 | 7 | 16 | 7 | 15 | 2 | 9 | 13 | 7 | 13 | 6 | 13 | 5 | 13 | 4 | 13 | 16 | 8 | 0 | 8 | 12 | 7 | 6 | 15 | 12 | 15 | 15
INPUTP | 1 | 57
EXPORTS | 1 | 10 | 15
EQ | 20 | 
   !RCLK4_B<2> = !CLK_40MHZ & chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd1;
    RCLK4_Bsig<0>$BUF0.EXP  =  chip_comp/StatusDataSel<1> & 
	chip_comp/StatusDataSel<0> & !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	chip_comp/ACQENnB3Reg<2> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/LinkStablished
	# !chip_comp/StatusDataSel<1> & 
	chip_comp/StatusDataSel<0> & !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	chip_comp/ACQENnB1Reg<2> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/LinkStablished
	# !chip_comp/StatusDataSel<1> & 
	!chip_comp/StatusDataSel<0> & !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	chip_comp/ACQENnB0Reg<2> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/LinkStablished

MACROCELL | 10 | 10 | RCLK4_Bsig<0>$BUF1
ATTRIBUTES | 264960 | 0
INPUTS | 3 | CLK_40MHZ  | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/TXREADOUTSTATE_FFd1
INPUTMC | 2 | 7 | 16 | 7 | 15
INPUTP | 1 | 57
EQ | 2 | 
   !RCLK4_B<1> = !CLK_40MHZ & chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd1;

MACROCELL | 10 | 2 | RCLK4_Bsig<0>$BUF2
ATTRIBUTES | 264960 | 0
OUTPUTMC | 1 | 10 | 1
INPUTS | 14 | CLK_40MHZ  | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/TXREADOUTSTATE_FFd1  | chip_comp/StatusDataSel<1>  | chip_comp/StatusDataSel<0>  | chip_comp/StatusDataSel<2>  | chip_comp/StatusDataSel<3>  | chip_comp/StatusDataSel<4>  | chip_comp/ACQENnB3Reg<0>  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/TXREADOUTSTATE_FFd2  | chip_comp/LinkStablished  | chip_comp/ACQENnB1Reg<0>  | chip_comp/ACQENnB0Reg<0>
INPUTMC | 13 | 7 | 16 | 7 | 15 | 2 | 9 | 13 | 7 | 13 | 6 | 13 | 5 | 13 | 4 | 15 | 3 | 8 | 0 | 8 | 12 | 7 | 6 | 15 | 14 | 15 | 17
INPUTP | 1 | 57
EXPORTS | 1 | 10 | 1
EQ | 20 | 
   !RCLK4_B<0> = !CLK_40MHZ & chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd1;
    RCLK4_Bsig<0>$BUF2.EXP  =  chip_comp/StatusDataSel<1> & 
	chip_comp/StatusDataSel<0> & !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	chip_comp/ACQENnB3Reg<0> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/LinkStablished
	# !chip_comp/StatusDataSel<1> & 
	chip_comp/StatusDataSel<0> & !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	chip_comp/ACQENnB1Reg<0> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/LinkStablished
	# !chip_comp/StatusDataSel<1> & 
	!chip_comp/StatusDataSel<0> & !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	chip_comp/ACQENnB0Reg<0> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/LinkStablished

MACROCELL | 13 | 10 | RESETnsig
ATTRIBUTES | 264960 | 0
INPUTS | 1 | POR
INPUTP | 1 | 263
EQ | 1 | 
   RESETn = !POR;

MACROCELL | 13 | 13 | RST_TIMERnsig
ATTRIBUTES | 8823556 | 0
OUTPUTMC | 1 | 13 | 13
INPUTS | 4 | chip_comp/TimerRestCMD  | RST_TIMERn  | TCLK  | chip_comp/TCLKsig_1
INPUTMC | 4 | 13 | 0 | 13 | 13 | 0 | 14 | 2 | 3
EQ | 5 | 
   RST_TIMERn.D = !chip_comp/TimerRestCMD & RST_TIMERn
	# TCLK & !chip_comp/TimerRestCMD & 
	!chip_comp/TCLKsig_1;
   RST_TIMERn.CLK = CLK_40MHZ;	// GCK
   RST_TIMERn.AR = POR;	// GSR
GLOBALS | 2 | 2 | CLK_40MHZ | 4 | POR

MACROCELL | 9 | 9 | DAC_CSn_Bsig<0>
ATTRIBUTES | 264960 | 0
INPUTS | 0
EQ | 1 | 
   uD_OEn_B<3> = Vcc;

MACROCELL | 9 | 7 | DAC_CSn_Bsig<0>$BUF0
ATTRIBUTES | 264960 | 0
INPUTS | 0
EQ | 1 | 
   uD_OEn_B<2> = Vcc;

MACROCELL | 9 | 5 | DAC_CSn_Bsig<0>$BUF1
ATTRIBUTES | 264960 | 0
INPUTS | 0
EQ | 1 | 
   uD_OEn_B<1> = Vcc;

MACROCELL | 9 | 4 | DAC_CSn_Bsig<0>$BUF2
ATTRIBUTES | 264960 | 0
INPUTS | 0
EQ | 1 | 
   uD_OEn_B<0> = Vcc;

MACROCELL | 14 | 9 | DAC_CSn_Bsig<0>$BUF3
ATTRIBUTES | 264960 | 0
INPUTS | 0
EQ | 1 | 
   DAC_CSn_B<3> = Vcc;

MACROCELL | 14 | 7 | DAC_CSn_Bsig<0>$BUF4
ATTRIBUTES | 264960 | 0
INPUTS | 0
EQ | 1 | 
   DAC_CSn_B<2> = Vcc;

MACROCELL | 14 | 2 | DAC_CSn_Bsig<0>$BUF5
ATTRIBUTES | 264960 | 0
INPUTS | 0
EQ | 1 | 
   DAC_CSn_B<1> = Vcc;

MACROCELL | 14 | 1 | DAC_CSn_Bsig<0>$BUF6
ATTRIBUTES | 264960 | 0
INPUTS | 0
EQ | 1 | 
   DAC_CSn_B<0> = Vcc;

MACROCELL | 9 | 10 | DAC_DINsig
ATTRIBUTES | 264960 | 0
INPUTS | 0
EQ | 1 | 
   uDw<7> = Gnd;

MACROCELL | 9 | 11 | DAC_DINsig$BUF0
ATTRIBUTES | 264960 | 0
INPUTS | 0
EQ | 1 | 
   uDw<6> = Gnd;

MACROCELL | 9 | 13 | DAC_DINsig$BUF1
ATTRIBUTES | 264960 | 0
INPUTS | 0
EQ | 1 | 
   uDw<5> = Gnd;

MACROCELL | 9 | 16 | DAC_DINsig$BUF2
ATTRIBUTES | 264960 | 0
INPUTS | 0
EQ | 1 | 
   uDw<4> = Gnd;

MACROCELL | 7 | 1 | DAC_DINsig$BUF3
ATTRIBUTES | 264960 | 0
INPUTS | 0
EQ | 1 | 
   uDw<3> = Gnd;

MACROCELL | 7 | 2 | DAC_DINsig$BUF4
ATTRIBUTES | 264960 | 0
INPUTS | 0
EQ | 1 | 
   uDw<2> = Gnd;

MACROCELL | 7 | 4 | DAC_DINsig$BUF5
ATTRIBUTES | 264960 | 0
INPUTS | 0
EQ | 1 | 
   uDw<1> = Gnd;

MACROCELL | 7 | 7 | DAC_DINsig$BUF6
ATTRIBUTES | 264960 | 0
INPUTS | 0
EQ | 1 | 
   uDw<0> = Gnd;

MACROCELL | 12 | 16 | DAC_DINsig$BUF7
ATTRIBUTES | 264960 | 0
OUTPUTMC | 1 | 12 | 17
INPUTS | 11 | HFn_B<3>  | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/TXREADOUTSTATE_FFd1  | HFn_B<1>  | chip_comp/TXREADOUTSTATE_FFd2  | HFn_B<0>  | chip_comp/Datasig<1>  | chip_comp/StatusDataSel<2>  | chip_comp/ENABLEn_BReg<1>  | EXP45_.EXP
INPUTMC | 8 | 7 | 16 | 8 | 0 | 7 | 15 | 8 | 12 | 12 | 17 | 13 | 6 | 15 | 0 | 12 | 15
INPUTP | 3 | 8 | 6 | 4
EXPORTS | 1 | 12 | 17
IMPORTS | 1 | 12 | 15
EQ | 14 | 
   DAC_SCLK = ;Imported pterms FB13_16
	  ;
    DAC_DINsig$BUF7.EXP  =  !HFn_B<3> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd1
	# !HFn_B<1> & chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2
	# !HFn_B<0> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd2
	# !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd1 & 
	chip_comp/Datasig<1>
	# chip_comp/StatusDataSel<2> & 
	chip_comp/ENABLEn_BReg<1> & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1

MACROCELL | 12 | 13 | DAC_DINsig$BUF8
ATTRIBUTES | 264960 | 0
OUTPUTMC | 1 | 12 | 12
INPUTS | 14 | chip_comp/StatusDataSel<3>  | chip_comp/ENABLEn_BReg<3>  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/TXREADOUTSTATE_FFd2  | chip_comp/TXREADOUTSTATE_FFd1  | chip_comp/StatusDataSel<4>  | chip_comp/GenDataCMD  | chip_comp/LinkStablished  | chip_comp/StatusDataSel<1>  | chip_comp/StatusDataSel<0>  | chip_comp/StatusDataSel<2>  | chip_comp/ACQENnB2Reg<3>  | chip_comp/ACQENnB0Reg<3>  | DAC_DINsig$BUF9.EXP
INPUTMC | 14 | 13 | 5 | 13 | 11 | 8 | 0 | 8 | 12 | 7 | 15 | 13 | 4 | 13 | 9 | 7 | 6 | 2 | 9 | 13 | 7 | 13 | 6 | 1 | 12 | 1 | 17 | 12 | 14
EXPORTS | 1 | 12 | 12
IMPORTS | 1 | 12 | 14
EQ | 21 | 
   DAC_LOADn = ;Imported pterms FB13_15
	  ;
    DAC_DINsig$BUF8.EXP  =  chip_comp/StatusDataSel<3> & 
	chip_comp/ENABLEn_BReg<3> & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1
	# chip_comp/StatusDataSel<4> & 
	chip_comp/ENABLEn_BReg<3> & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1
	# !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1 & 
	chip_comp/GenDataCMD & chip_comp/LinkStablished
	# chip_comp/StatusDataSel<1> & 
	!chip_comp/StatusDataSel<0> & !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	chip_comp/ACQENnB2Reg<3> & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1
	# !chip_comp/StatusDataSel<1> & 
	!chip_comp/StatusDataSel<0> & !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	chip_comp/ACQENnB0Reg<3> & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1

MACROCELL | 12 | 14 | DAC_DINsig$BUF9
ATTRIBUTES | 264960 | 0
OUTPUTMC | 1 | 12 | 13
INPUTS | 0
EXPORTS | 1 | 12 | 13
EQ | 2 | 
   DAC_DIN = Gnd;
    DAC_DINsig$BUF9.EXP  =

MACROCELL | 2 | 0 | EXP18_
ATTRIBUTES | 2048 | 0
OUTPUTMC | 1 | 2 | 17
INPUTS | 7 | chip_comp/SamplingClock<1>  | chip_comp/SamplingClock<0>  | chip_comp/ACLKCounter<0>  | chip_comp/ACLKCounter<1>  | chip_comp/ACLKCounter<2>  | chip_comp/ACLKCounter<3>  | chip_comp/ACLKCounter<4>
INPUTMC | 7 | 2 | 10 | 13 | 8 | 4 | 12 | 2 | 7 | 2 | 6 | 2 | 15 | 2 | 16
EXPORTS | 1 | 2 | 17
EQ | 4 | 
       EXP18_.EXP  =  !chip_comp/SamplingClock<1> & 
	!chip_comp/SamplingClock<0> & !chip_comp/ACLKCounter<0> & 
	!chip_comp/ACLKCounter<1> & !chip_comp/ACLKCounter<2> & 
	!chip_comp/ACLKCounter<3> & !chip_comp/ACLKCounter<4>

MACROCELL | 4 | 2 | EXP19_
ATTRIBUTES | 2048 | 0
OUTPUTMC | 1 | 4 | 1
INPUTS | 2 | chip_comp/RunningFlag  | chip_comp/ACQENnB2Reg<0>
INPUTMC | 2 | 13 | 17 | 15 | 8
EXPORTS | 1 | 4 | 1
EQ | 1 | 
       EXP19_.EXP  =  chip_comp/RunningFlag & chip_comp/ACQENnB2Reg<0>

MACROCELL | 4 | 7 | EXP20_
ATTRIBUTES | 2048 | 0
OUTPUTMC | 1 | 4 | 8
INPUTS | 4 | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/TXREADOUTSTATE_FFd1  | chip_comp/TXREADOUTSTATE_FFd2
INPUTMC | 4 | 7 | 16 | 8 | 0 | 7 | 15 | 8 | 12
EXPORTS | 1 | 4 | 8
EQ | 4 | 
       EXP20_.EXP  =  chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd1
	# !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2

MACROCELL | 4 | 17 | EXP21_
ATTRIBUTES | 2048 | 0
OUTPUTMC | 1 | 4 | 0
INPUTS | 10 | HFn_B<3>  | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/TXREADOUTSTATE_FFd1  | HFn_B<2>  | chip_comp/TXREADOUTSTATE_FFd2  | HFn_B<1>  | HFn_B<0>  | PT1  | chip_comp/StatusDataSel<3>
INPUTMC | 6 | 7 | 16 | 8 | 0 | 7 | 15 | 8 | 12 | 15 | 7 | 13 | 5
INPUTP | 4 | 8 | 7 | 6 | 4
EXPORTS | 1 | 4 | 0
EQ | 11 | 
       EXP21_.EXP  =  !HFn_B<3> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd1
	# !HFn_B<2> & chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd2
	# !HFn_B<1> & chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2
	# !HFn_B<0> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd2
	# PT1 & chip_comp/StatusDataSel<3> & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1

MACROCELL | 6 | 0 | EXP22_
ATTRIBUTES | 2048 | 0
OUTPUTMC | 1 | 6 | 1
INPUTS | 7 | chip_comp/StatusDataSel<0>  | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/TXREADOUTSTATE_FFd2  | chip_comp/TXREADOUTSTATE_FFd1  | chip_comp/GenDataCMD  | chip_comp/LinkStablished
INPUTMC | 7 | 13 | 7 | 7 | 16 | 8 | 0 | 8 | 12 | 7 | 15 | 13 | 9 | 7 | 6
EXPORTS | 1 | 6 | 1
EQ | 8 | 
       EXP22_.EXP  =  chip_comp/StatusDataSel<0> & 
	!chip_comp/TXREADOUTSTATE_FFd3 & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1 & 
	!chip_comp/GenDataCMD
	# chip_comp/StatusDataSel<0> & 
	!chip_comp/TXREADOUTSTATE_FFd3 & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1 & 
	!chip_comp/LinkStablished

MACROCELL | 6 | 3 | EXP23_
ATTRIBUTES | 2048 | 0
OUTPUTMC | 1 | 6 | 4
INPUTS | 6 | chip_comp/TXREADOUTSTATE_FFd1  | chip_comp/Datasig<9>  | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/TXREADOUTSTATE_FFd2  | chip_comp/SimulData<9>
INPUTMC | 6 | 7 | 15 | 4 | 0 | 7 | 16 | 8 | 0 | 8 | 12 | 2 | 4
EXPORTS | 1 | 6 | 4
EQ | 5 | 
       EXP23_.EXP  =  chip_comp/TXREADOUTSTATE_FFd1 & 
	chip_comp/Datasig<9>
	# !chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & chip_comp/SimulData<9>

MACROCELL | 6 | 5 | EXP24_
ATTRIBUTES | 2048 | 0
OUTPUTMC | 1 | 6 | 6
INPUTS | 11 | HFn_B<3>  | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/TXREADOUTSTATE_FFd1  | HFn_B<2>  | chip_comp/TXREADOUTSTATE_FFd2  | HFn_B<1>  | HFn_B<0>  | DR0  | chip_comp/StatusDataSel<3>  | Datasig<9>.EXP
INPUTMC | 7 | 7 | 16 | 8 | 0 | 7 | 15 | 8 | 12 | 15 | 9 | 13 | 5 | 6 | 4
INPUTP | 4 | 8 | 7 | 6 | 4
EXPORTS | 1 | 6 | 6
IMPORTS | 1 | 6 | 4
EQ | 17 | 
       EXP24_.EXP  =  !HFn_B<3> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd1
	# !HFn_B<2> & chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd2
	# !HFn_B<1> & chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2
	# !HFn_B<0> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd2
	# DR0 & chip_comp/StatusDataSel<3> & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1
;Imported pterms FB7_5
	# !chip_comp/StatusDataSel<1> & 
	chip_comp/TimerInterval<1> & !chip_comp/StatusDataSel<0> & 
	chip_comp/StatusDataSel<2> & !chip_comp/StatusDataSel<3> & 
	!chip_comp/StatusDataSel<4> & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1

MACROCELL | 6 | 7 | EXP25_
ATTRIBUTES | 2048 | 0
OUTPUTMC | 1 | 6 | 6
INPUTS | 13 | DR0  | chip_comp/StatusDataSel<4>  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/TXREADOUTSTATE_FFd2  | chip_comp/TXREADOUTSTATE_FFd1  | chip_comp/GenDataCMD  | chip_comp/LinkStablished  | chip_comp/StatusDataSel<1>  | chip_comp/StatusDataSel<2>  | chip_comp/StatusDataSel<0>  | chip_comp/StatusDataSel<3>  | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/Datasig<5>
INPUTMC | 13 | 15 | 9 | 13 | 4 | 8 | 0 | 8 | 12 | 7 | 15 | 13 | 9 | 7 | 6 | 2 | 9 | 13 | 6 | 13 | 7 | 13 | 5 | 7 | 16 | 6 | 6
EXPORTS | 1 | 6 | 6
EQ | 16 | 
       EXP25_.EXP  =  DR0 & chip_comp/StatusDataSel<4> & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1
	# !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1 & 
	chip_comp/GenDataCMD & chip_comp/LinkStablished
	# DR0 & chip_comp/StatusDataSel<1> & 
	chip_comp/StatusDataSel<2> & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1
	# DR0 & chip_comp/StatusDataSel<0> & 
	chip_comp/StatusDataSel<2> & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1
	# !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	!chip_comp/TXREADOUTSTATE_FFd3 & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & chip_comp/Datasig<5>

MACROCELL | 6 | 8 | EXP26_
ATTRIBUTES | 2048 | 0
OUTPUTMC | 1 | 6 | 9
INPUTS | 12 | TMODE  | chip_comp/StatusDataSel<0>  | chip_comp/StatusDataSel<2>  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/TXREADOUTSTATE_FFd2  | chip_comp/TXREADOUTSTATE_FFd1  | chip_comp/StatusDataSel<3>  | chip_comp/StatusDataSel<4>  | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/Datasig<7>  | chip_comp/StatusDataSel<1>  | chip_comp/SamplingClock<0>
INPUTMC | 12 | 15 | 11 | 13 | 7 | 13 | 6 | 8 | 0 | 8 | 12 | 7 | 15 | 13 | 5 | 13 | 4 | 7 | 16 | 6 | 10 | 2 | 9 | 13 | 8
EXPORTS | 1 | 6 | 9
EQ | 12 | 
       EXP26_.EXP  =  TMODE & chip_comp/StatusDataSel<0> & 
	chip_comp/StatusDataSel<2> & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1
	# !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	!chip_comp/TXREADOUTSTATE_FFd3 & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & chip_comp/Datasig<7>
	# !chip_comp/StatusDataSel<1> & 
	!chip_comp/StatusDataSel<0> & chip_comp/SamplingClock<0> & 
	chip_comp/StatusDataSel<2> & !chip_comp/StatusDataSel<3> & 
	!chip_comp/StatusDataSel<4> & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1

MACROCELL | 6 | 9 | EXP27_
ATTRIBUTES | 2048 | 0
OUTPUTMC | 1 | 6 | 10
INPUTS | 11 | HFn_B<3>  | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/TXREADOUTSTATE_FFd1  | HFn_B<2>  | chip_comp/TXREADOUTSTATE_FFd2  | HFn_B<1>  | HFn_B<0>  | TMODE  | chip_comp/StatusDataSel<3>  | EXP26_.EXP
INPUTMC | 7 | 7 | 16 | 8 | 0 | 7 | 15 | 8 | 12 | 15 | 11 | 13 | 5 | 6 | 8
INPUTP | 4 | 8 | 7 | 6 | 4
EXPORTS | 1 | 6 | 10
IMPORTS | 1 | 6 | 8
EQ | 24 | 
       EXP27_.EXP  =  !HFn_B<3> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd1
	# !HFn_B<2> & chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd2
	# !HFn_B<1> & chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2
	# !HFn_B<0> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd2
	# TMODE & chip_comp/StatusDataSel<3> & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1
;Imported pterms FB7_9
	# TMODE & chip_comp/StatusDataSel<0> & 
	chip_comp/StatusDataSel<2> & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1
	# !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	!chip_comp/TXREADOUTSTATE_FFd3 & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & chip_comp/Datasig<7>
	# !chip_comp/StatusDataSel<1> & 
	!chip_comp/StatusDataSel<0> & chip_comp/SamplingClock<0> & 
	chip_comp/StatusDataSel<2> & !chip_comp/StatusDataSel<3> & 
	!chip_comp/StatusDataSel<4> & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1

MACROCELL | 6 | 12 | EXP28_
ATTRIBUTES | 2048 | 0
OUTPUTMC | 1 | 6 | 11
INPUTS | 6 | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/Datasig<8>  | chip_comp/TXREADOUTSTATE_FFd2  | chip_comp/TXREADOUTSTATE_FFd1  | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/SimulData<8>
INPUTMC | 6 | 8 | 0 | 6 | 16 | 8 | 12 | 7 | 15 | 7 | 16 | 11 | 6
EXPORTS | 1 | 6 | 11
EQ | 9 | 
       EXP28_.EXP  =  !chip_comp/TXREADOUTSTATE_FFd4 & 
	chip_comp/Datasig<8>
	# chip_comp/TXREADOUTSTATE_FFd2 & 
	chip_comp/Datasig<8>
	# chip_comp/TXREADOUTSTATE_FFd1 & 
	chip_comp/Datasig<8>
	# !chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & chip_comp/SimulData<8>

MACROCELL | 6 | 13 | EXP29_
ATTRIBUTES | 2048 | 0
OUTPUTMC | 1 | 6 | 14
INPUTS | 6 | chip_comp/TXREADOUTSTATE_FFd1  | chip_comp/Datasig<7>  | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/TXREADOUTSTATE_FFd2  | chip_comp/SimulData<7>
INPUTMC | 6 | 7 | 15 | 6 | 10 | 7 | 16 | 8 | 0 | 8 | 12 | 7 | 0
EXPORTS | 1 | 6 | 14
EQ | 5 | 
       EXP29_.EXP  =  chip_comp/TXREADOUTSTATE_FFd1 & 
	chip_comp/Datasig<7>
	# !chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & chip_comp/SimulData<7>

MACROCELL | 6 | 15 | EXP30_
ATTRIBUTES | 2048 | 0
OUTPUTMC | 1 | 6 | 16
INPUTS | 13 | PT0  | chip_comp/StatusDataSel<3>  | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/TXREADOUTSTATE_FFd2  | chip_comp/TXREADOUTSTATE_FFd1  | chip_comp/LinkStablished  | chip_comp/StatusDataSel<4>  | chip_comp/GenDataCMD  | chip_comp/StatusDataSel<1>  | chip_comp/StatusDataSel<2>  | chip_comp/StatusDataSel<0>  | Datasig<7>.EXP
INPUTMC | 13 | 15 | 5 | 13 | 5 | 7 | 16 | 8 | 0 | 8 | 12 | 7 | 15 | 7 | 6 | 13 | 4 | 13 | 9 | 2 | 9 | 13 | 6 | 13 | 7 | 6 | 14
EXPORTS | 1 | 6 | 16
IMPORTS | 1 | 6 | 14
EQ | 27 | 
       EXP30_.EXP  =  PT0 & chip_comp/StatusDataSel<3> & 
	!chip_comp/TXREADOUTSTATE_FFd3 & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1 & 
	!chip_comp/LinkStablished
	# PT0 & chip_comp/StatusDataSel<4> & 
	!chip_comp/TXREADOUTSTATE_FFd3 & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1 & 
	!chip_comp/GenDataCMD
	# PT0 & chip_comp/StatusDataSel<4> & 
	!chip_comp/TXREADOUTSTATE_FFd3 & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1 & 
	!chip_comp/LinkStablished
	# PT0 & chip_comp/StatusDataSel<1> & 
	chip_comp/StatusDataSel<2> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/GenDataCMD
	# PT0 & chip_comp/StatusDataSel<0> & 
	chip_comp/StatusDataSel<2> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/GenDataCMD
;Imported pterms FB7_15
	# !chip_comp/StatusDataSel<1> & 
	!chip_comp/StatusDataSel<0> & chip_comp/SamplingClock<1> & 
	chip_comp/StatusDataSel<2> & !chip_comp/StatusDataSel<3> & 
	!chip_comp/StatusDataSel<4> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/LinkStablished

MACROCELL | 6 | 17 | EXP31_
ATTRIBUTES | 2048 | 0
OUTPUTMC | 1 | 6 | 16
INPUTS | 14 | PT0  | chip_comp/StatusDataSel<1>  | chip_comp/StatusDataSel<2>  | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/TXREADOUTSTATE_FFd2  | chip_comp/TXREADOUTSTATE_FFd1  | chip_comp/LinkStablished  | chip_comp/StatusDataSel<0>  | chip_comp/StatusDataSel<3>  | chip_comp/StatusDataSel<4>  | chip_comp/GenDataCMD  | chip_comp/Datasig<8>  | chip_comp/SamplingClock<1>
INPUTMC | 14 | 15 | 5 | 2 | 9 | 13 | 6 | 7 | 16 | 8 | 0 | 8 | 12 | 7 | 15 | 7 | 6 | 13 | 7 | 13 | 5 | 13 | 4 | 13 | 9 | 6 | 16 | 2 | 10
EXPORTS | 1 | 6 | 16
EQ | 24 | 
       EXP31_.EXP  =  PT0 & chip_comp/StatusDataSel<1> & 
	chip_comp/StatusDataSel<2> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/LinkStablished
	# PT0 & chip_comp/StatusDataSel<0> & 
	chip_comp/StatusDataSel<2> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/LinkStablished
	# !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	!chip_comp/TXREADOUTSTATE_FFd3 & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1 & 
	!chip_comp/GenDataCMD & chip_comp/Datasig<8>
	# !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	!chip_comp/TXREADOUTSTATE_FFd3 & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1 & 
	!chip_comp/LinkStablished & chip_comp/Datasig<8>
	# !chip_comp/StatusDataSel<1> & 
	!chip_comp/StatusDataSel<0> & chip_comp/SamplingClock<1> & 
	chip_comp/StatusDataSel<2> & !chip_comp/StatusDataSel<3> & 
	!chip_comp/StatusDataSel<4> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/GenDataCMD

MACROCELL | 8 | 3 | EXP32_
ATTRIBUTES | 2048 | 0
OUTPUTMC | 1 | 8 | 4
INPUTS | 6 | chip_comp/TXREADOUTSTATE_FFd2  | chip_comp/Datasig<4>  | chip_comp/TXREADOUTSTATE_FFd1  | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/SimulData<4>
INPUTMC | 6 | 8 | 12 | 10 | 3 | 7 | 15 | 7 | 16 | 8 | 0 | 11 | 9
EXPORTS | 1 | 8 | 4
EQ | 7 | 
       EXP32_.EXP  =  chip_comp/TXREADOUTSTATE_FFd2 & 
	chip_comp/Datasig<4>
	# chip_comp/TXREADOUTSTATE_FFd1 & 
	chip_comp/Datasig<4>
	# !chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & chip_comp/SimulData<4>

MACROCELL | 8 | 8 | EXP33_
ATTRIBUTES | 2048 | 0
OUTPUTMC | 1 | 8 | 9
INPUTS | 9 | HFn_B<2>  | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/TXREADOUTSTATE_FFd2  | HFn_B<1>  | HFn_B<0>  | chip_comp/TXREADOUTSTATE_FFd1  | chip_comp/GenDataCMD  | chip_comp/LinkStablished
INPUTMC | 6 | 7 | 16 | 8 | 0 | 8 | 12 | 7 | 15 | 13 | 9 | 7 | 6
INPUTP | 3 | 7 | 6 | 4
EXPORTS | 1 | 8 | 9
EQ | 12 | 
       EXP33_.EXP  =  !HFn_B<2> & chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd2
	# !HFn_B<1> & chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2
	# !HFn_B<0> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd2
	# chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1
	# !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1 & 
	chip_comp/GenDataCMD & chip_comp/LinkStablished

MACROCELL | 8 | 14 | EXP34_
ATTRIBUTES | 2048 | 0
OUTPUTMC | 1 | 8 | 15
INPUTS | 10 | HFn_B<1>  | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/Datasig<11>  | HFn_B<0>  | chip_comp/StatusDataSel<1>  | chip_comp/TXREADOUTSTATE_FFd1  | chip_comp/GenDataCMD  | chip_comp/LinkStablished  | HFn_B<3>
INPUTMC | 7 | 7 | 16 | 8 | 0 | 8 | 15 | 2 | 9 | 7 | 15 | 13 | 9 | 7 | 6
INPUTP | 3 | 6 | 4 | 8
EXPORTS | 1 | 8 | 15
EQ | 13 | 
       EXP34_.EXP  =  HFn_B<1> & chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/Datasig<11>
	# HFn_B<0> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/Datasig<11>
	# !chip_comp/StatusDataSel<1> & 
	!chip_comp/TXREADOUTSTATE_FFd3 & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/GenDataCMD
	# !chip_comp/StatusDataSel<1> & 
	!chip_comp/TXREADOUTSTATE_FFd3 & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/LinkStablished
	# HFn_B<3> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd1 & 
	!chip_comp/Datasig<11>

MACROCELL | 8 | 17 | EXP35_
ATTRIBUTES | 2048 | 0
OUTPUTMC | 1 | 8 | 0
INPUTS | 7 | HFn_B<1>  | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/TXREADOUTSTATE_FFd2  | chip_comp/GenDataDonesig  | chip_comp/TXREADOUTSTATE_FFd1  | D_OEn_Bsig<0>.EXP
INPUTMC | 6 | 7 | 16 | 8 | 0 | 8 | 12 | 14 | 0 | 7 | 15 | 8 | 16
INPUTP | 1 | 6
EXPORTS | 1 | 8 | 0
IMPORTS | 1 | 8 | 16
EQ | 27 | 
       EXP35_.EXP  =  !HFn_B<1> & chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2
	# chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/GenDataDonesig
	# chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1
	# !chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/GenDataDonesig
	# !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd2 & 
	chip_comp/GenDataDonesig
;Imported pterms FB9_17
	# chip_comp/DataPackageTXEn & !HFn_B<3> & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/GenDataCMD & chip_comp/LinkStablished
	# chip_comp/DataPackageTXEn & !HFn_B<2> & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/GenDataCMD & chip_comp/LinkStablished
	# chip_comp/DataPackageTXEn & !HFn_B<1> & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/GenDataCMD & chip_comp/LinkStablished
	# chip_comp/DataPackageTXEn & !HFn_B<0> & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/GenDataCMD & chip_comp/LinkStablished

MACROCELL | 10 | 1 | EXP36_
ATTRIBUTES | 2048 | 0
OUTPUTMC | 1 | 10 | 0
INPUTS | 16 | chip_comp/StatusDataSel<1>  | chip_comp/StatusDataSel<0>  | chip_comp/StatusDataSel<2>  | chip_comp/StatusDataSel<3>  | chip_comp/StatusDataSel<4>  | chip_comp/ACQENnB3Reg<0>  | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/TXREADOUTSTATE_FFd2  | chip_comp/TXREADOUTSTATE_FFd1  | chip_comp/GenDataCMD  | chip_comp/ACQENnB2Reg<0>  | chip_comp/LinkStablished  | chip_comp/ACQENnB1Reg<0>  | chip_comp/ACQENnB0Reg<0>  | RCLK4_Bsig<0>$BUF2.EXP
INPUTMC | 16 | 2 | 9 | 13 | 7 | 13 | 6 | 13 | 5 | 13 | 4 | 15 | 3 | 7 | 16 | 8 | 0 | 8 | 12 | 7 | 15 | 13 | 9 | 15 | 8 | 7 | 6 | 15 | 14 | 15 | 17 | 10 | 2
EXPORTS | 1 | 10 | 0
IMPORTS | 1 | 10 | 2
EQ | 49 | 
       EXP36_.EXP  =  chip_comp/StatusDataSel<1> & 
	chip_comp/StatusDataSel<0> & !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	chip_comp/ACQENnB3Reg<0> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/GenDataCMD
	# chip_comp/StatusDataSel<1> & 
	!chip_comp/StatusDataSel<0> & !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	chip_comp/ACQENnB2Reg<0> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/GenDataCMD
	# chip_comp/StatusDataSel<1> & 
	!chip_comp/StatusDataSel<0> & !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	chip_comp/ACQENnB2Reg<0> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/LinkStablished
	# !chip_comp/StatusDataSel<1> & 
	chip_comp/StatusDataSel<0> & !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	chip_comp/ACQENnB1Reg<0> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/GenDataCMD
	# !chip_comp/StatusDataSel<1> & 
	!chip_comp/StatusDataSel<0> & !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	chip_comp/ACQENnB0Reg<0> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/GenDataCMD
;Imported pterms FB11_3
	# chip_comp/StatusDataSel<1> & 
	chip_comp/StatusDataSel<0> & !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	chip_comp/ACQENnB3Reg<0> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/LinkStablished
	# !chip_comp/StatusDataSel<1> & 
	chip_comp/StatusDataSel<0> & !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	chip_comp/ACQENnB1Reg<0> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/LinkStablished
	# !chip_comp/StatusDataSel<1> & 
	!chip_comp/StatusDataSel<0> & !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	chip_comp/ACQENnB0Reg<0> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/LinkStablished

MACROCELL | 10 | 12 | EXP37_
ATTRIBUTES | 2048 | 0
OUTPUTMC | 1 | 10 | 13
INPUTS | 4 | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/TXREADOUTSTATE_FFd2  | chip_comp/TXREADOUTSTATE_FFd1
INPUTMC | 4 | 7 | 16 | 8 | 0 | 8 | 12 | 7 | 15
EXPORTS | 1 | 10 | 13
EQ | 3 | 
       EXP37_.EXP  =  !chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	chip_comp/TXREADOUTSTATE_FFd1

MACROCELL | 10 | 15 | EXP38_
ATTRIBUTES | 2048 | 0
OUTPUTMC | 1 | 10 | 14
INPUTS | 16 | chip_comp/StatusDataSel<1>  | chip_comp/StatusDataSel<0>  | chip_comp/StatusDataSel<2>  | chip_comp/StatusDataSel<3>  | chip_comp/StatusDataSel<4>  | chip_comp/ACQENnB3Reg<2>  | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/TXREADOUTSTATE_FFd2  | chip_comp/TXREADOUTSTATE_FFd1  | chip_comp/GenDataCMD  | chip_comp/ACQENnB2Reg<2>  | chip_comp/LinkStablished  | chip_comp/ACQENnB1Reg<2>  | chip_comp/ACQENnB0Reg<2>  | RCLK4_Bsig<0>$BUF0.EXP
INPUTMC | 16 | 2 | 9 | 13 | 7 | 13 | 6 | 13 | 5 | 13 | 4 | 13 | 16 | 7 | 16 | 8 | 0 | 8 | 12 | 7 | 15 | 13 | 9 | 15 | 4 | 7 | 6 | 15 | 12 | 15 | 15 | 10 | 16
EXPORTS | 1 | 10 | 14
IMPORTS | 1 | 10 | 16
EQ | 49 | 
       EXP38_.EXP  =  chip_comp/StatusDataSel<1> & 
	chip_comp/StatusDataSel<0> & !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	chip_comp/ACQENnB3Reg<2> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/GenDataCMD
	# chip_comp/StatusDataSel<1> & 
	!chip_comp/StatusDataSel<0> & !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	chip_comp/ACQENnB2Reg<2> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/GenDataCMD
	# chip_comp/StatusDataSel<1> & 
	!chip_comp/StatusDataSel<0> & !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	chip_comp/ACQENnB2Reg<2> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/LinkStablished
	# !chip_comp/StatusDataSel<1> & 
	chip_comp/StatusDataSel<0> & !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	chip_comp/ACQENnB1Reg<2> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/GenDataCMD
	# !chip_comp/StatusDataSel<1> & 
	!chip_comp/StatusDataSel<0> & !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	chip_comp/ACQENnB0Reg<2> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/GenDataCMD
;Imported pterms FB11_17
	# chip_comp/StatusDataSel<1> & 
	chip_comp/StatusDataSel<0> & !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	chip_comp/ACQENnB3Reg<2> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/LinkStablished
	# !chip_comp/StatusDataSel<1> & 
	chip_comp/StatusDataSel<0> & !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	chip_comp/ACQENnB1Reg<2> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/LinkStablished
	# !chip_comp/StatusDataSel<1> & 
	!chip_comp/StatusDataSel<0> & !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	chip_comp/ACQENnB0Reg<2> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/LinkStablished

MACROCELL | 10 | 17 | EXP39_
ATTRIBUTES | 2048 | 0
OUTPUTMC | 1 | 10 | 0
INPUTS | 10 | chip_comp/StatusDataSel<2>  | chip_comp/ENABLEn_BReg<0>  | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/TXREADOUTSTATE_FFd2  | chip_comp/TXREADOUTSTATE_FFd1  | chip_comp/LinkStablished  | chip_comp/StatusDataSel<3>  | chip_comp/GenDataCMD  | chip_comp/StatusDataSel<4>
INPUTMC | 10 | 13 | 6 | 15 | 1 | 7 | 16 | 8 | 0 | 8 | 12 | 7 | 15 | 7 | 6 | 13 | 5 | 13 | 9 | 13 | 4
EXPORTS | 1 | 10 | 0
EQ | 20 | 
       EXP39_.EXP  =  chip_comp/StatusDataSel<2> & 
	chip_comp/ENABLEn_BReg<0> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/LinkStablished
	# chip_comp/StatusDataSel<3> & 
	chip_comp/ENABLEn_BReg<0> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/GenDataCMD
	# chip_comp/StatusDataSel<3> & 
	chip_comp/ENABLEn_BReg<0> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/LinkStablished
	# chip_comp/StatusDataSel<4> & 
	chip_comp/ENABLEn_BReg<0> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/GenDataCMD
	# chip_comp/StatusDataSel<4> & 
	chip_comp/ENABLEn_BReg<0> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/LinkStablished

MACROCELL | 12 | 0 | EXP40_
ATTRIBUTES | 2048 | 0
OUTPUTMC | 1 | 12 | 17
INPUTS | 14 | chip_comp/StatusDataSel<3>  | chip_comp/ENABLEn_BReg<1>  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/TXREADOUTSTATE_FFd2  | chip_comp/TXREADOUTSTATE_FFd1  | chip_comp/StatusDataSel<4>  | chip_comp/GenDataCMD  | chip_comp/LinkStablished  | chip_comp/StatusDataSel<1>  | chip_comp/StatusDataSel<0>  | chip_comp/StatusDataSel<2>  | chip_comp/ACQENnB2Reg<1>  | chip_comp/ACQENnB0Reg<1>  | RST4n_Bsig<3>.EXP
INPUTMC | 14 | 13 | 5 | 15 | 0 | 8 | 0 | 8 | 12 | 7 | 15 | 13 | 4 | 13 | 9 | 7 | 6 | 2 | 9 | 13 | 7 | 13 | 6 | 15 | 6 | 15 | 16 | 12 | 1
EXPORTS | 1 | 12 | 17
IMPORTS | 1 | 12 | 1
EQ | 30 | 
       EXP40_.EXP  =  chip_comp/StatusDataSel<3> & 
	chip_comp/ENABLEn_BReg<1> & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1
	# chip_comp/StatusDataSel<4> & 
	chip_comp/ENABLEn_BReg<1> & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1
	# !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1 & 
	chip_comp/GenDataCMD & chip_comp/LinkStablished
	# chip_comp/StatusDataSel<1> & 
	!chip_comp/StatusDataSel<0> & !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	chip_comp/ACQENnB2Reg<1> & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1
	# !chip_comp/StatusDataSel<1> & 
	!chip_comp/StatusDataSel<0> & !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	chip_comp/ACQENnB0Reg<1> & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1
;Imported pterms FB13_2
	# chip_comp/StatusDataSel<1> & 
	chip_comp/StatusDataSel<0> & !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	chip_comp/ACQENnB3Reg<1> & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1
	# !chip_comp/StatusDataSel<1> & 
	chip_comp/StatusDataSel<0> & !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	chip_comp/ACQENnB1Reg<1> & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1

MACROCELL | 12 | 2 | EXP41_
ATTRIBUTES | 2048 | 0
OUTPUTMC | 1 | 12 | 3
INPUTS | 12 | DR1  | chip_comp/StatusDataSel<3>  | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/TXREADOUTSTATE_FFd2  | chip_comp/TXREADOUTSTATE_FFd1  | chip_comp/LinkStablished  | chip_comp/StatusDataSel<4>  | chip_comp/GenDataCMD  | chip_comp/StatusDataSel<1>  | chip_comp/StatusDataSel<2>  | chip_comp/StatusDataSel<0>
INPUTMC | 12 | 15 | 10 | 13 | 5 | 7 | 16 | 8 | 0 | 8 | 12 | 7 | 15 | 7 | 6 | 13 | 4 | 13 | 9 | 2 | 9 | 13 | 6 | 13 | 7
EXPORTS | 1 | 12 | 3
EQ | 20 | 
       EXP41_.EXP  =  DR1 & chip_comp/StatusDataSel<3> & 
	!chip_comp/TXREADOUTSTATE_FFd3 & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1 & 
	!chip_comp/LinkStablished
	# DR1 & chip_comp/StatusDataSel<4> & 
	!chip_comp/TXREADOUTSTATE_FFd3 & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1 & 
	!chip_comp/GenDataCMD
	# DR1 & chip_comp/StatusDataSel<4> & 
	!chip_comp/TXREADOUTSTATE_FFd3 & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1 & 
	!chip_comp/LinkStablished
	# DR1 & chip_comp/StatusDataSel<1> & 
	chip_comp/StatusDataSel<2> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/GenDataCMD
	# DR1 & chip_comp/StatusDataSel<0> & 
	chip_comp/StatusDataSel<2> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/GenDataCMD

MACROCELL | 12 | 4 | EXP42_
ATTRIBUTES | 2048 | 0
OUTPUTMC | 1 | 12 | 3
INPUTS | 15 | DR1  | chip_comp/StatusDataSel<1>  | chip_comp/StatusDataSel<2>  | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/TXREADOUTSTATE_FFd2  | chip_comp/TXREADOUTSTATE_FFd1  | chip_comp/LinkStablished  | chip_comp/StatusDataSel<0>  | chip_comp/StatusDataSel<3>  | chip_comp/StatusDataSel<4>  | chip_comp/GenDataCMD  | chip_comp/Datasig<6>  | chip_comp/TimerInterval<2>  | EXP43_.EXP
INPUTMC | 15 | 15 | 10 | 2 | 9 | 13 | 6 | 7 | 16 | 8 | 0 | 8 | 12 | 7 | 15 | 7 | 6 | 13 | 7 | 13 | 5 | 13 | 4 | 13 | 9 | 12 | 3 | 13 | 1 | 12 | 5
EXPORTS | 1 | 12 | 3
IMPORTS | 1 | 12 | 5
EQ | 31 | 
       EXP42_.EXP  =  DR1 & chip_comp/StatusDataSel<1> & 
	chip_comp/StatusDataSel<2> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/LinkStablished
	# DR1 & chip_comp/StatusDataSel<0> & 
	chip_comp/StatusDataSel<2> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/LinkStablished
	# !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	!chip_comp/TXREADOUTSTATE_FFd3 & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1 & 
	!chip_comp/GenDataCMD & chip_comp/Datasig<6>
	# !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	!chip_comp/TXREADOUTSTATE_FFd3 & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1 & 
	!chip_comp/LinkStablished & chip_comp/Datasig<6>
	# chip_comp/TimerInterval<2> & 
	!chip_comp/StatusDataSel<1> & !chip_comp/StatusDataSel<0> & 
	chip_comp/StatusDataSel<2> & !chip_comp/StatusDataSel<3> & 
	!chip_comp/StatusDataSel<4> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/GenDataCMD
;Imported pterms FB13_6
	# chip_comp/TimerInterval<2> & 
	!chip_comp/StatusDataSel<1> & !chip_comp/StatusDataSel<0> & 
	chip_comp/StatusDataSel<2> & !chip_comp/StatusDataSel<3> & 
	!chip_comp/StatusDataSel<4> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/LinkStablished

MACROCELL | 12 | 5 | EXP43_
ATTRIBUTES | 2048 | 0
OUTPUTMC | 1 | 12 | 4
INPUTS | 11 | chip_comp/TimerInterval<2>  | chip_comp/StatusDataSel<1>  | chip_comp/StatusDataSel<0>  | chip_comp/StatusDataSel<2>  | chip_comp/StatusDataSel<3>  | chip_comp/StatusDataSel<4>  | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/TXREADOUTSTATE_FFd2  | chip_comp/TXREADOUTSTATE_FFd1  | chip_comp/LinkStablished
INPUTMC | 11 | 13 | 1 | 2 | 9 | 13 | 7 | 13 | 6 | 13 | 5 | 13 | 4 | 7 | 16 | 8 | 0 | 8 | 12 | 7 | 15 | 7 | 6
EXPORTS | 1 | 12 | 4
EQ | 6 | 
       EXP43_.EXP  =  chip_comp/TimerInterval<2> & 
	!chip_comp/StatusDataSel<1> & !chip_comp/StatusDataSel<0> & 
	chip_comp/StatusDataSel<2> & !chip_comp/StatusDataSel<3> & 
	!chip_comp/StatusDataSel<4> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2 & 
	!chip_comp/TXREADOUTSTATE_FFd1 & !chip_comp/LinkStablished

MACROCELL | 12 | 11 | EXP44_
ATTRIBUTES | 2048 | 0
OUTPUTMC | 1 | 12 | 12
INPUTS | 11 | HFn_B<2>  | chip_comp/TXREADOUTSTATE_FFd3  | chip_comp/TXREADOUTSTATE_FFd4  | chip_comp/TXREADOUTSTATE_FFd2  | HFn_B<1>  | HFn_B<0>  | chip_comp/TXREADOUTSTATE_FFd1  | chip_comp/Datasig<3>  | chip_comp/StatusDataSel<2>  | chip_comp/ENABLEn_BReg<3>  | RCLK4_Bsig<0>.EXP
INPUTMC | 8 | 7 | 16 | 8 | 0 | 8 | 12 | 7 | 15 | 12 | 12 | 13 | 6 | 13 | 11 | 12 | 10
INPUTP | 3 | 7 | 6 | 4
EXPORTS | 1 | 12 | 12
IMPORTS | 1 | 12 | 10
EQ | 23 | 
       EXP44_.EXP  =  !HFn_B<2> & chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd2
	# !HFn_B<1> & chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & !chip_comp/TXREADOUTSTATE_FFd2
	# !HFn_B<0> & !chip_comp/TXREADOUTSTATE_FFd3 & 
	chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd2
	# !chip_comp/TXREADOUTSTATE_FFd3 & 
	!chip_comp/TXREADOUTSTATE_FFd4 & chip_comp/TXREADOUTSTATE_FFd1 & 
	chip_comp/Datasig<3>
	# chip_comp/StatusDataSel<2> & 
	chip_comp/ENABLEn_BReg<3> & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1
;Imported pterms FB13_11
	# chip_comp/StatusDataSel<1> & 
	chip_comp/StatusDataSel<0> & !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	chip_comp/ACQENnB3Reg<3> & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1
	# !chip_comp/StatusDataSel<1> & 
	chip_comp/StatusDataSel<0> & !chip_comp/StatusDataSel<2> & 
	!chip_comp/StatusDataSel<3> & !chip_comp/StatusDataSel<4> & 
	chip_comp/ACQENnB1Reg<3> & !chip_comp/TXREADOUTSTATE_FFd4 & 
	!chip_comp/TXREADOUTSTATE_FFd2 & !chip_comp/TXREADOUTSTATE_FFd1

MACROCELL | 12 | 15 | EXP45_
ATTRIBUTES | 2048 | 0
OUTPUTMC | 1 | 12 | 16
INPUTS | 0
EXPORTS | 1 | 12 | 16
EQ | 1 | 
       EXP45_.EXP  =

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PIN | uDw<1> | 128 | 0 | N/A | 237
PIN | uDw<0> | 128 | 0 | N/A | 240
PIN | DAC_SCLK | 128 | 0 | N/A | 148
PIN | DAC_LOADn | 128 | 0 | N/A | 145
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